Il quadro di insieme. Tecnologie per la memoria e gerarchie di memoria. Un ripasso: latch D e flip-flop D. Un ripasso: clock

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1 Il quadro di insieme I cinque componenti di un calcolatore Tecnologie per la memoria e gerarchie di memoria Processore Unità di controllo Memoria Dispositivi di input Architetture dei Calcolatori (lettere A-I) Unità di elaborazione dati Dispositivi di output Memoria principale: memorizza al proprio interno i dati e le istruzioni dei programmi in esecuzione Valeria Cardellini 1 Un ripasso: clock Un ripasso: latch D e flip-flop D C D D _ C Nei circuiti sequenziali sincroni tutti i cambiamenti di stato vengono sincronizzati da un segnale (clock) Da un clock primario ne vengono ricavati altri per sfasatura, sottrazione ecc. Le transizioni di stato del circuito possono avvenire: A) In corrispondenza dei livelli B) In corrispondenza dei fronti (edge-triggered clocking) Valeria Cardellini 2 Il latch D (Delay) quando il segnale di clock C va ad 1 cambia stato e registra nello stato il valore dell ingresso D; il latch non cambia stato quando C=0 La porta NOR agisce da invertitore quando l altro ingresso è 0 Nel flip-flop D, il valore di D deve essere stabile quando il clock C cambia setup time: prima del cambio di fronte del clock hold time: dopo il cambio di fronte del clock D Setup e hold time Set-up time Hold time per un flip-flop D (clock sul fronte di discesa) C Valeria Cardellini 3

2 Registro Registro Simile ad un flip flop D eccetto N bit di ingresso e uscita N Input Write Write : Se negato (0): i dati in uscita (Data Out) non cambiano Se asserito (1): i dati in uscita (Data Out) Data In divengono uguali ai dati in ingresso (Data In) Write CLK Data Out Valeria Cardellini 4 N Banco di registri (register file) Banco di registri ad accesso rapido per memorizzare temporaneamente gli operandi usati nelle istruzioni Nel MIPS il banco dei registri è composto da 32 registri generali Write Due bus di output a 32 bit: busa e busb Un bus di input a 32 bit: busw busw 32 Il registro è selezionato da: CLK RA (numero): seleziona il registro da mettere su busa (dati) RB (numero): seleziona il registro da mettere su busb (dati) RW RA RB registri (da 32 bit) RW (numero): seleziona il registro che deve essere scritto tramite busw (dati) quando Write è 1 Clock (CLK) L input CLK ha influenza soltanto durante le operazioni di scrittura busa 32 busb 32 Durante le operazioni di lettura, si comporta come un blocco di logica combinatoria: RA o RB valido busa o busb valido dopo il tempo di accesso Valeria Cardellini 5 Banco di registri (2) Un banco di registri può essere implementato con un multiplexer per ciascuna porta read, un decoder per ciascuna porta write ed un array di registri costruiti partendo da flip-flop D Esempio: implementazione di due porte read per un banco di registri composto da n registri Read register number 1 Register 0 Register 1 Register n 1 Register n M u x Read data 1 Banco di registri (3) Esempio: implementazione di una porta write per un banco di registri composto da n registri Read register number 2 M u x Read data 2 Valeria Cardellini 6 Valeria Cardellini 7

3 Memoria (idealizzata) Write Address Memoria (schema idealizzato) Data In Data Out Un bus di input: Data In Un bus di output: Data Out CLK La parola di memoria è selezionata da: Indirizzo: seleziona la parola da mettere su Data Out Write =1: l indirizzo seleziona la parola di memoria che deve essere scritta mediante il bus Data In (operazione di scrittura) Clock (CLK) L input CLK ha influenza soltanto durante le operazioni di scrittura Durante le operazioni di lettura, si comporta come un blocco di logica combinatoria: Indirizzo valido => Data Out valido dopo il tempo di accesso Valeria Cardellini 8 Principali tecnologie per RAM Le memorie RAM sono di due tipi Memorie statiche: Static Random Access (SRAM) Memorie dinamiche: Dynamic Random Access (DRAM) Memorie statiche Il singolo elemento corrisponde ad un flip-flop Memorie dinamiche Il singolo elemento corrisponde ad un condensatore ed un transistor L informazione è memorizzata sotto forma di carica del condensatore Richiedono un refresh periodico dell informazione Le memorie statiche sono (rispetto a quelle dinamiche) Più veloci Più costose (6 transistor per bit) Persistenti (non è richiesto il refresh) Più affidabili Valeria Cardellini 9 Memoria principale, cache e tecnologie Prestazioni della memoria principale Latenza Tempo di accesso: tempo tra quando arriva la richiesta e la parola Tempo di ciclo: tempo tra richieste Banda La memoria principale è DRAM Dinamica in quanto ha bisogno di essere rinfrescata periodicamente (8 ms) Indirizzi di memoria divisi in due parti (memoria come una matrice 2D): RAS o Row Access Strobe CAS o Column Access Strobe La memoria cache usa SRAM No refresh (6 transistor/bit vs. 1 transistor) Dimensione: DRAM/SRAM = 4-8 Cost/Cycle time: SRAM/DRAM = 8-16 Valeria Cardellini 10 Diagramma logico di un chip SRAM A N WE_L OE_L 2 N words x M bit SRAM Write è solitamente attivo se basso (WE_L) Data in and Data out sono combinati per risparmiare piedini sul chip C è bisogno di un nuovo segnale di controllo, output enable (OE_L) WE_L è asserito (Low), OE_L is disasserito (High) D serve come input WE_L is disasserito (High), OE_L è asserito (Low) D serve come output WE_L e OE_L sono entrambi asseriti: Il risultato non è noto! Valeria Cardellini 11 M D

4 Buffer three-state Struttura di una SRAM 4x2 Din[1] Din[0] Write enable 0 C latch C latch 2-to-4 decoder 1 C latch C latch Un dispositivo a tre stati, in base ad un segnale di controllo, si comporta: (b) controllo=1: come circuito chiuso (c) controllo=0: come circuito aperto Tempo di commutazione: pochi nsec Consente di usare gli stessi piedini sia per la lettura che per scrittura Valeria Cardellini 12 Address 2 3 Valeria Cardellini 15 C latch C latch Dout[1] C latch C latch Il buffer three-state è incorporato nei flip-flop che formano le celle di base di una SRAM (buffer controllato dal segnale ) Dout[0] Struttura di una SRAM 4Mx8 Memoria DRAM Cella di memoria con un transistor Il condensatore memorizza il contenuto della cella ed il transistor è usato per accedere alla cella La memoria deve essere rinfrescata perché il condensatore non può tenere la carica per un tempo indefinito Il primo decoder (12-to-4096) genera l indirizzo per gli 8 array da 4K x 1024 (4K = 4096 = 2 12 ) Un set di 8 multiplexer con 10 linee di controllo ciascuno è usato per selezionare 1 bit tra i 1024 (1024 = 2 10 ) in ingresso (uscita degli 8 array da 4Kx1024) Valeria Cardellini 16 Valeria Cardellini 17

5 Decodifica su due livelli DRAM usa un decoder a due livelli Indirizzo di memoria (n bit) suddiviso in row address (n/2 bit) e column address (n/2 bit) Accesso di riga seguito da accesso di colonna Segnale di controllo RAS: Row Address Strobe Segnale di controllo CAS: Column Address Strobe Esempio Memoria DRAM 4Mx1 (4 Mbit) con una matrice 2048x2048 r o w d e c o d e r Decodifica su due livelli (2) RAM Cell Array bit (data) lines Each intersection represents a 1-T DRAM Cell word (row) select Row address Row decoder array 11-to-2048 Address[10 0] Column latches Column address Mux Dout Valeria Cardellini 18 row address Column Selector & I/O Circuits column address data Row e Column Address insieme: Selezionano 1 bit alla volta Valeria Cardellini 19 Refresh nelle DRAM Necessario rinfrescare, cioè riscrivere, tutta la DRAM con periodo T Possibile scrivere in un solo ciclo una riga o una colonna Refresh simultaneo di tutti i chip e tutte le schede Esempio T: periodo di refresh (4 ms) n: dimensione (4MB) τ: durata ciclo refresh (40ns) η: overhead η=( n τ)/t η = ( ) / ( ) 2% Tipi di memoria a semiconduttore SRAM (Static RAM): a flip-flop, molto veloce (~5 nsec) DRAM (Dynamic RAM): basata su capacità parassite; richiede refresh, alta densità, basso costo (~70 nsec) FPM: selezione a matrice EDO: (Extended Data Output) lettura in pipeline, più banda SDRAM (Synchronous DRAM) Sincrona (scambia dati con il processore in sincronia con un segnale di clock esterno), prestazioni migliori PROM (Programmable ROM) EPROM (Erasable PROM): raggi UV EEPROM: cancellabile elettricamente Flash : tipo di EEPROM Valeria Cardellini 20 Valeria Cardellini 21

6 Prestazioni Problema: divario delle prestazioni -memoria Legge di Moore Capacità: 2x / 3 anni Velocità: 2x / 3 anni Divario di prestazione processore-memoria: (aumenta 50% / anno) DRAM Capacità: 4x / 3 anni Velocità: 2x / 10 anni Obiettivo: illusione di una memoria grande, veloce ed economica Osservazioni: Le memorie di grandi dimensioni sono lente Le memorie veloci hanno dimensioni piccole Come creare una memoria che sia grande, economica e veloce (per la maggior parte del tempo)? Gerarchia Parallelismo Tempo Valeria Cardellini 22 Valeria Cardellini 23 Gerarchia di memoria La memoria di un calcolatore è implementata come una gerarchia di memoria Differenti tempi di accessi e di costo corrispondenti ai diversi livelli di memoria Gerarchia di memoria (2) Obiettivi della gerarchia di memoria: Fornire all utente una quantità di memoria pari a quella disponibile nella tecnologia più economica Fornire una velocità di accesso pari a quella garantita dalla tecnologia più veloce Aumenta il tempo di accesso Aumenta la capacità di memorizzazione Diminuisce il costo per bit Livello 1 Livello 2. Livello n Datapath Processor Control Registers On-Chip Second Level (SRAM) Main (DRAM) Secondary Storage (Disk) Tertiary Storage (Tape) Dimensione della memoria ad ogni livello Valeria Cardellini 24 Speed (ns): ,000,000 10,000,000,000 (10 ms) (10 sec) Size (bytes): 100 K M G T Valeria Cardellini 25

7 Principio di località Osservazione: i programmi accedono ad una porzione relativamente piccola del loro spazio di indirizzamento Esistono due tipi differenti di località Località temporale (nel tempo): se un elemento (dato o istruzione) è stato acceduto, tenderà ad essere acceduto nuovamente in un tempo ravvicinato Località spaziale (nello spazio): se un elemento (dato o istruzione) è stato acceduto, gli elementi i cui indirizzi sono vicini tenderanno ad essere acceduti in un tempo ravvicinato Esempio I programmi contengono cicli: le istruzioni ed i dati saranno acceduti ripetutamente (località temporale) Gli accessi agli elementi di un array presentano un elevata località spaziale; nell esecuzione di un programma è altamente probabile che la prossima istruzione sia contigua a quella in esecuzione Valeria Cardellini 26 Principio di località (2) Probabilità di riferimento To Processor From Processor 0 Spazio di indirizzamento 2 n-1 Località temporale: => Tenere gli elementi acceduti più frequentemente vicino al processore Località spaziale: => Spostare blocchi contigui di parole al livello superiore Upper Level Blk X Lower Level Blk Y Valeria Cardellini 27 Gerarchia di memoria (3) Basandosi sul principio di località, la memoria di un calcolatore è implementata come una gerarchia di memoria Solo il livello più alto della gerarchia di memoria è a contatto diretto con il processore Costituito dalla memoria cache Livelli di memoria inclusivi Un livello superiore, più vicino al processore, contiene un sottoinsieme di informazioni dei livelli inferiori Tutti i dati sono memorizzati nel livello più basso Migrazione dei dati fra livelli della gerarchia I dati vengono di volta in volta copiati solo tra livelli adiacenti Migrazione dei dati Blocco: la minima unità di informazione che può essere trasferita tra due livelli adiacenti Hit (successo): il dato richiesto dal processore è presente in un blocco del livello superiore In caso contrario si ha un miss (fallimento):il livello inferiore della gerarchia deve essere acceduto per recuperare il blocco contenente il dato richiesto Processore Valeria Cardellini 28 Valeria Cardellini 29

8 Memoria cache La memoria principale (DRAM) è sempre più lenta del processore e tende a rallentarlo Sono disponibili memorie più veloci (SRAM) ma solo per dimensioni limitate La cache funziona alla velocità del processore, e quindi nasconde la lentezza della memoria Scopo della cache: disaccoppiare le velocità di processore e RAM Contiene le ultime porzioni di memoria acceduta: se il processore richiede l accesso ad una di esse evita un accesso alla memoria Funziona bene sfruttando il principio di località dei riferimenti Valeria Cardellini 30 Strategia di utilizzo della cache La prima volta che il processore richiede dei dati si ha un cache miss I dati vengono caricati dalla memoria principale e vengono copiati anche nella cache Le volte successive, quando il processore richiede l accesso ad una cella di memoria Se il dato è presente in un blocco contenuto nella cache, la richiesta ha successo ed il dato viene passato direttamente al processore Si verifica un cache hit Altrimenti la richiesta fallisce ed il blocco contenente il dato viene anche caricato nella cache e passato al processore Si verifica un cache miss Obiettivo: aumentare quanto più possibile il tasso di cache hit Valeria Cardellini 31 Hit rate e tempo medio di accesso in memoria Hit rate: frazione degli accessi in memoria risolti nel livello superiore della gerarchia di memoria Hit rate = numero di hit / numero di accessi in memoria Miss rate: 1 (Hit rate) Tempo medio di accesso in memoria (AMAT): AMAT = c + (1-h)m c: hit time (tempo di accesso alla cache) h: hit rate 1-h: miss rate m: miss penalty=access time + transfer time (tempo per accedere al livello inferiore della gerarchia di memoria più tempo per trasferire il blocco dal livello inferiore della gerarchia) Hit time << miss penalty Valeria Cardellini 32 Come è gestita la gerarchia di memoria? Registri Memoria principale Dal compilatore (programmatore?) Memoria Dall hardware Memoria Dischi Dall hardware e dal sistema operativo (memoria virtuale) Dal programmatore (file) Valeria Cardellini 33

9 Come aumentare la larghezza di banda della memoria Diverse organizzazioni del sistema di memoria Aumentare la banda: interleaving Accesso senza interleaving: Tempo di accesso Tempo di ciclo Semplice: Bus a. One-word-wide memory organization,, Bus, Memoria con stessa larghezza (es. 32 bit) Multiplexor Bus b. Wide memory organization Wide: Valeria Cardellini 34 bank 0 bank 1 Bus bank 2 c. Interleaved memory organization Interleaved: /Mux 1 parola; Mux/, Bus, Memoria N parole (es. Alpha: 64 bit e 256 bit) bank 3,, Bus 1 parola; Memoria a N banchi (es. N=4) D1 disponibile Inizio accesso per D1 Inizia accesso per D2 Accesso con interleaving a 4 vie: Accesso banco 0 Accesso banco 1 Accesso banco 2 Accesso banco 3 Bank 0 Bank 1 Bank 2 Bank 3 Possiamo nuovamente accedere a banco 0 Valeria Cardellini 35