Decoder: decodificatore. Circuiti logici di base. Uso. Implementazione

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1 ircuiti logici di base Primo passo nella costruzione di circuiti complessi. Funzione di utilità universale. Progettazione (e descrizione) strutturata dei un circuito. Breve rassegna dei più significativi: comportamento implementazione uso. 3 ecoder: decodificatore n ingressi 2 n uscite l ingresso seleziona una delle uscite l uscita selezionata ha valore 1 tutte le altre. ecoder Out Out1 Out2 Out3 Out4 Out5 Out6 Out7 a. A 3-bit decoder (Architettura degli Elaboratori) ircuiti combinatori, memorie 1 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 2 / 66 Implementazione Uso A A 1 2 Selezionare uno tra molti dispositivi, ogni dispositivo contiene un segnale di attivazione. B A B 3 4 Esempio: selezionare un chip di memoria, tra gli 2 n presenti nel calcolatore B 5 Nessuna parentela con il decoder televisivo. 6 7 (Architettura degli Elaboratori) ircuiti combinatori, memorie 3 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 4 / 66

2 ue tipi di ingressi: Multiplexer n ingressi di controllo 2 n ingressi segnale un unica uscita; il controllo seleziona quale segnale d ingresso mandare in uscita Implementazione F A B M u x 1 A 6 7 A A B B B S S A B (Architettura degli Elaboratori) ircuiti combinatori, memorie 5 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 6 / 66 trasformazione parallelo seriale realizzare una tabella di verità Uso 2 n ingressi 1 uscita controlla se i 2 ingressi sono uguali EXLUSIVE OR gate omparatore V A B A F F B 1 A = B A 2 B 2 A B (a) A B (b) emultiplexer: un ingresso, n linee di controllo, 2 n uscite. (Architettura degli Elaboratori) ircuiti combinatori, memorie 7 / 66 A 3 B 3 Uso: confronto di valori (Architettura degli Elaboratori) ircuiti combinatori, memorie 8 / 66

3 Presenteremo i seguenti circuiti: mezzo sommatore sommatore completo ircuiti aritmetici shifter ALU premessa, come viene realizzata l aritmetica nel calcolatore. L aritmetica dei calcolatori come vengono rappresentati i numeri naturali. come vengono eseguite le operazioni aritmetiche. Notazione posizionale: il peso di una cifra dipende dalla sua posizione: 1's place 1's place 1's place..1's place.1's place.1's place d n d 2 d 1 d d 1 d 2 d 3 d k (Architettura degli Elaboratori) ircuiti combinatori, memorie 9 / 66 n Number = Σ i = k d i 1 i (Architettura degli Elaboratori) ircuiti combinatori, memorie 1 / 66 Binary Octal ecimal Hexadecimal Notazione posizionale con basi diverse Notazione binaria Il calcolatore utilizza base 2, motivi: un segnale rappresenta una cifra; semplificazione dell hardware. (Architettura degli Elaboratori) ircuiti combinatori, memorie 11 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 12 / 66

4 Operazione aritmetiche Gli algoritmi per base dieci, possono essere utilizzati anche per base 2. Algoritmo per la somma: si sommano le cifre di pari peso, a partire dalle meno significative, eventualmente si generano riporti. I numeri in hardware Nel calcolatore i numeri rappresentati con un un numero fisso di cifre binarie (bit). Nel caso dei naturali: 8 o 16 o 32 oppure 64 cifre. Non tutti i numeri naturali sono rappresentabili. La somma: L algoritmo di somma ripete la stessa operazione su cifre diverse: In hardware: tanti circuiti, ciascuno somma una diversa coppia di cifre. (Architettura degli Elaboratori) ircuiti combinatori, memorie 13 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 14 / 66 Problema della propagazione del ritardo I circuiti logici rispondono con un piccolissimo ritardo: attorno a 1 1 sec. Nei circuiti in cascata i ritardi si sommano. L implementazione semplice della somma contiene molti circuiti in cascata, propagazione del riporto, implementazione lenta. Per ottenere circuiti più veloci, la somma usa circuiti più sofisticati. Mezzo sommatore A B Sum arry ircuiti aritmetici Exclusive OR gate A Sum B arry (Architettura degli Elaboratori) ircuiti combinatori, memorie 15 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 16 / 66

5 A B arry Sum in arry out (a) Sommatore completo A B arry out arry in (Architettura degli Elaboratori) ircuiti combinatori, memorie 17 / 66 (b) Sum Shifter S S 1 S 2 S 3 S 4 S 5 S 6 S 7 Operazione di traslazione delle cifre. Significato aritmetico: moltiplicazione (divisione) per una potenza di 2. (Architettura degli Elaboratori) ircuiti combinatori, memorie 18 / 66 Memorie ispositivi con stato: ricordano gli ingressi passati, la storia dell input. Il più semplice circuito con memoria: Latch S R, (Set Reset) usa la retroazione. S 1 S 1 A B NOR 1 1 Latch SR on input - possiede due stati stabili. Posso memorizzare un bit. Il segnale S (Set) a 1 porta l uscita a 1. Il segnale R (Reset) a 1 porta l uscita a. R R 1 (a) (b) (c) (Architettura degli Elaboratori) ircuiti combinatori, memorie 19 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 2 / 66

6 Latch sincronizzato Segnale di clock (enable, strobe) per l abilitazione alla scrittura. S ifferisce per i segnali di controllo. Latch di tipo lock R uando il segnale di clock è la scritture viene disabilitata. uando il clock è abilitato (a 1), memorizza il segnale. (Architettura degli Elaboratori) ircuiti combinatori, memorie 21 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 22 / 66 Flip-flop iversi dai latch per il comportamento rispetto al clock: cambiano stato nell istante in cui il clock cambia valore. Esempio di comportamento: Possibile implementazione Si sfruttano i ritardi delle porte logiche per generare un segnale 1 brevissimo: a b c d d b AN c c (a) b a (Architettura degli Elaboratori) ircuiti combinatori, memorie 23 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie (b) 24 / 66 Time

7 Flip-flop completo on il breve impulso 1 si abilita la scrittura Flip-flop Master-Slave Implementazione alternativa, più afficabile: latch latch (Architettura degli Elaboratori) ircuiti combinatori, memorie 25 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 26 / 66 Latch e Flip-flop Rappresentazione grafica ifferenze: Latch level triggered (azionato dal livello) Flip-Flop edge triggered (azionato dal fronte) Vari tipi di flip-flop: S-R: Set Reset J-K: (come S-R ma cambia stato con J=1, K=1) T: (un solo ingresso, cambia stato con T = 1) (a) (b) (a) (b) latch: con diversa risposta al segnale di clock (c) (d) flip-flop: (c) (d) (Architettura degli Elaboratori) ircuiti combinatori, memorie 27 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 28 / 66

8 Registri elementi di memoria per sequenze di cifre binarie (bit binary digit) implementazione: una sequenza di n flip-flop, (con il segnale di clock in comune) ircuiti sequenziali Il comportamento dipende dalla storia passata. Struttura tipica di un semplice circuito sequenziale: ombinational logic Outputs Next state State register Inputs (Architettura degli Elaboratori) ircuiti combinatori, memorie 29 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 3 / 66 Funzionamento on input constante: ad ogni ciclo di clock il registro cambia stato, di conseguenza cambia: il valore di uscita il prossimo stato. Il circuito cicla. L input variabile: modifica questa evoluzione. Per un corretto funzionamento: input sincrono con il segnale di clock. Funzionamento una serie di passaggi da uno stato a quello successivo, passaggi determinati dall impulso di clock: forza la scrittura nel registro, il segnale di clock è periodico, il passaggio di stato può avvenire solo quando il circuito si è stabilizzato (ritardi). (Architettura degli Elaboratori) ircuiti combinatori, memorie 31 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 32 / 66

9 Segnale di clock Segnale periodico che cadenza il funzionamento dei circuiti sequenziali. lock period Rising edge Falling edge Periodico: cambia stato a in intervalli costanti. Frequenza di clock = 1/ periodo. In un calcolatore vari segnali di clock clock: processore, scheda grafica, bus di sistema,... ue esigenze contrapposte: Periodo di clock per migliori prestazioni: periodo di clock più breve possibile; ogni circuito ha un tempo di commutazione: il periodo di clock deve essere superiore. Ordini di grandezza del periodo: 1 1 ns, frequenza: 1MHz 1GHz. (Architettura degli Elaboratori) ircuiti combinatori, memorie 33 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 34 / 66 Tecnologia dei circuiti integrati Memorie EPROM ircuiti integrati ( Integrated ircuit, I, chip): unità contenenti insiemi di porte logiche: transistor e resistenze. Piastrina quadrata di cristallo di silicio, lato 1 cm. Sulla superficie vengono creati: transistor, resistenze, collegamenti. (Architettura degli Elaboratori) ircuiti combinatori, memorie 35 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 36 / 66

10 Lavorazioni sul silicio transistor ottenuti drogando il silicio: inserendo atomi estranei (boro, arsenico, fosforo) nella sua struttura cristallina. si espone il silicio, in forno, ai vapori di altre sostanze; collegamenti tra le componenti del chip ottenuti depositando uno strato di materiale conduttore (rame o alluminio); isolamenti elettrici ottenuti ossidando in silicio: esponendolo, in forno, all ossigeno. Tecniche di fotolitografia ome lavorare il silicio in maniera selettiva: si copre il silicio con uno strato di materiale fotosensibile, che viene illuminato in maniera differenziata, la parte illuminata solidifica, la parte in ombra viene rimossa, si espone parte del chip ad una lavorazioni selettiva, anche 5 diverse lavorazioni per singolo chip. (Architettura degli Elaboratori) ircuiti combinatori, memorie 37 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 38 / 66 Wafer Package Ogni chip inglobato in un supporto di plastica: package. onnessioni mediante piedini, hip di memoria e chip semplici: due file di piedini (dual in line package) hip con processori: centinaia di connessioni, due file di piedini non sufficienti, pedinatura più complessa. (Architettura degli Elaboratori) ircuiti combinatori, memorie 39 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 4 / 66

11 Package hip di memoria ircuiti integrati contenenti un notevole numero di registri. I singoli registri non possono essere collegati all esterno individualmente. Per accedere ai dati si seleziona il registro su cui operare, specificando il suo indirizzo (numero associato) si definisce l operazione da eseguire (lettura scrittura). (Architettura degli Elaboratori) ircuiti combinatori, memorie 41 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 42 / 66 hip di memoria Implementazione ata in Segnali I/O: indirizzo (specifica il registro su cui operare), dati in ingresso (da scrivere nel registro), segnali di controllo: S chip select (per attivare il chip di memoria), R read (specifica se vogliamo leggere o scrivere in memoria OE output enable dati in uscita (le linee coincidono con gli ingressi) I 2 I 1 I A 1 A S R Word select line Word 1 select line Word 2 select line S R Write gate Word Word 1 Word 2 Word 3 O 1 O2 O 3 OE Output enable = S R OE (Architettura degli Elaboratori) ircuiti combinatori, memorie 43 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 44 / 66

12 Schema strutturato: input Output Write Register number 1 n-to-1 decoder n 1 n Register Register 1 Read register number 1 Read register number 2 Register Register 1 Register n 1 Register n M u x Read data 1 Register data Register n 1 Register n M u x Read data 2 (Architettura degli Elaboratori) ircuiti combinatori, memorie 45 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 46 / 66 Buffer non invertenti, circuiti a tre stati Per connettere tra di loro diverse uscire sono necessari buffer non invertenti possono lasciare l uscita indeterminata, non forzano un valore di tensione Memorie RAM I circuiti di memoria vengono chiamati RAM (Random Access Memory). ue tipi: RAM statiche (SRAM): i singoli bit vengono memorizzati con latch, veloci e costose, sei transistor per memorizzare un bit. RAM dinamiche (RAM): usano un diverso meccanismo di memorizzazione, lente e capienti. ostituiscono la memoria principale del calcolatore. (Architettura degli Elaboratori) ircuiti combinatori, memorie 47 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 48 / 66

13 RAM inamiche RAM inamiche Un singolo transistor per memorizzare un bit: si posso inserire molte più celle di memoria in un singolo chip. Word line Pass transistor apacitor Bit line L accumulo di carica rappresenta lo stato. ifetti: più lente delle SRAM (difetto principale) i condensatori perdono velocemente la loro carica: è necessario un meccanismo di refresh, ogni 1ms, circuiti dedicati, 1% del tempo speso nel refresh. (Architettura degli Elaboratori) ircuiti combinatori, memorie 49 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 5 / 66 Struttura RAM RAM Row decoder 11-to array Address[1 ] olumn latches Mux out (by Glogger at English Wikipedia). (Architettura degli Elaboratori) ircuiti combinatori, memorie 51 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 52 / 66

14 Accesso alla memoria in due fasi, RAM nella prima fase il contenuta di un intera riga viene copiato in un registro (latch), nella seconda vengono letti i bit selezionati della riga. Accesso veloce a locazioni consecutive: non si ripete la prima fase, si usa il registro. RAS (Row Access Strobe) AS (olumn Access Strobe) Tecnologie per le RAM I miglioramenti nei tempi di risposta delle RAM sono state inferiori a quelli del processore; per un certo periodo di tempo: ( 1% vs 5% l anno). La velocità relativa della memoria diminuisce: processore 1-1 volte più veloce della RAM. Nuove tecnologie per le RAM: sfruttano la possibilità di accedere a byte consecutivi più velocemente rispetto a byte causali. (Architettura degli Elaboratori) ircuiti combinatori, memorie 53 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 54 / 66 iverse tecnologie di RAM Evoluzione negli anni: FPM RAM (Fast page mode) EO RAM (Extended data output) SRAM (Synchronous RAM) R3 SRAM (ouble ata Rate SRAM) RRAM (irect Rambus RAM) GR4 (Graphic ouble ata Rate, schede grafiche)... Stessa struttura interna, cambia l interfaccia con il processore. (Architettura degli Elaboratori) ircuiti combinatori, memorie 55 / 66 ouble ata Rate Synchronous RAM Synchronous: trasmissione sincrona, regolata da un segnale di clock; vengono trasmessi pacchetti di dati (locazioni consecutive); ogni ciclo di clock, un nuovo pacchetto; ma molti cicli di clock, per il primo pacchetto. ouble ata Rate: ad ogni ciclo di clock vengono spediti due pacchetti di dati. (Architettura degli Elaboratori) ircuiti combinatori, memorie 56 / 66

15 Banda passante, tempo d accesso Le nuove RAM migliorano più la banda passante rispetto al tempo d accesso banda passante: quantità di dati consecutivi leggibili nell unità di tempo. tempo d accesso: tempo necessario per un singola operazione in memoria. Non sono sempre una l opposto dell altro. In senso letterale, le RAM dinamiche non sono memorie Random Access Memory: non si accede a tutti i dati con lo stesso ritardo. (Architettura degli Elaboratori) ircuiti combinatori, memorie 57 / 66 apacità e connessioni chip di memoria apacità: 4 n, la crescita segue la legge di Moore, le memorie più capienti sono più costose (per unità di memoria), una stessa quantità di memoria può essere distribuita su un numero variabile di locazioni (Architettura degli Elaboratori) ircuiti combinatori, memorie 58 / 66 Esempio Esempi Un memoria da 1 Gbit. 1 G di locazioni di 1 bit 512 M di locazioni da 2 bit 256 M di locazioni da 4 bit 128 M di locazioni da 8 bit istribuzioni diverse portano a diversi numero di linee indirizzo, linee di dato. apacità = 2 l. indirizzo l. dato. A A1 A2 A3 A4 A5 A6 A7 A8 A9 A1 A11 A12 A13 A14 A15 A16 A17 A18 512K 3 8 Memory chip (4 Mbit) S WE (a) OE A A1 A2 A3 A4 A5 A6 A7 A8 A9 A1 RAS AS 496K 3 1 Memory chip (4 Mbit) S WE (b) OE (Architettura degli Elaboratori) ircuiti combinatori, memorie 59 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 6 / 66

16 Moduli di memoria Schede di memoria: Moduli di memoria circuito stampato contenente la RAM dinamica, distribuita su più chip, si innesta in appositi slot (prese) sulla scheda madre: per maggiore flessibilità, diversi tipi di connessioni (moduli): IMM ouble Inline Memory Module SO-IMM Small Outline IMM iverse, incompatibili, versioni per ogni tipo. (Architettura degli Elaboratori) ircuiti combinatori, memorie 61 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 62 / 66 Memorie permanenti Le RAM perdono i dati se non alimentate. Memorie permanenti necessarie per: calcolatori embedded semplici che eseguono sempre lo stesso codice, non memorizzano dati in modo permanente; calcolatori embedded a sostituzione disco magnetico: smartphone, tablet; calcolatori: memorizzare il programma di avvio del calcolatore (bios). (Architettura degli Elaboratori) ircuiti combinatori, memorie 63 / 66 Memorie permanenti ROM (Read Only Memory) di sola lettura PROM (Programmable ROM) scrivibili un unica volta. Bit: fusibile. Scrittura distruttiva, EPROM (Erasable PROM) cancellabili mediante esposizione a raggi ultravioletti. Bit: carica elettrica. EEPROM (Electrically EPROM) cancellabili elettricamente (singolo bit). Bit: carica elettrica. Memoria flash: particolari EEPROM cancellabili a banchi. SS dischi a stato solido. (Architettura degli Elaboratori) ircuiti combinatori, memorie 64 / 66

17 Memorie EPROM, EEPROM, Flash Floating-gate MOSFET lassificazione delle memoria (Architettura degli Elaboratori) ircuiti combinatori, memorie 65 / 66 (Architettura degli Elaboratori) ircuiti combinatori, memorie 66 / 66