ARCHITETTURA A LIVELLO DI SISTEMA. Interfaccia standard nei microprocessori I segnali esterni dei microprocessori 8088 e 8086

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1 ARCHITETTURA A IVEO DI SISTEMA Architettura a livello di sistema Interfaccia standard nei microprocessori I segnali esterni dei microprocessori 8088 e 8086 Architettura dei bus Il ciclo di bus nell'8088 Circuiti logici di interfaccia di bus Il bus con l'8088: Interfaccia in minimum mode/ maximum mode Il controllore del bus in maximum mode 8288 Gestione del reset, del clock e del segnale di ready : 8284

2 ARCHITETTURA A IVEO DI SISTEMA intr. CPU RES, CK... BUS CONTR. BUS DI SISTEMA MEMORI E MEMORIE DEC. degli INDIRIZZI GESTIONE INTERRUPT intr. I/O I/O intr. GESTIONE INTERRUP T I/O I/O

3 PINOUT OGICO DEI MICROPROCESSORI Indirizzi Dati S. di controll o Arbitraggio Coproc. Status Interr. Res. Clk Rdy Vcc/gnd

4 PINOUT INTE VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SS0 MN/MAX* RD* HOD/RQGT1* HODA/RQGT0* WR*/OCK* IOM*/S2* DTR*/S1* DEN*/S0* AE/QS0 INTA*/QS1 TEST* READY RESET GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INT CK GND

5 ARCHITETTURA DEI BUS BUS canale di comunicazione condiviso che trasporta segnali omogenei tra più sottosistemi Vantaggi: flessibile, versatile, bassi costi Svantaggi: lento, limiti fisici Tcomm=Tsup + BTp atenza: tempo di trasferimento di un dato Throughput (banda passante) Mbyte/sec Bus 1. DI CONTROO 2. DI DATI 3. DI INDIRIZZI 4. DI COMANDO TRASFERIMENTI (CICI) DI BUS 1. lettura/scrittura 2. input/output

6 TIPI DI BUS Esempio di bus di sistema: CPU MEM I/O I/O Esempi di bus di I/O: CPU MEM I/O I/O CPU MEM I/O I/O I/O I/O

7 CICI DI BUS Ciclo di bus: Ciclo di trasferimento tra CPU e dispositivi esterni Per i dispositivi il ciclo di bus e' un evento Asincrono, per la CPU e' un evento sincrono che avviene in caso di fetch o di execute; se l'execute e' interna il bus rimane "idle", cioè inattivo 1) la CPU fornisce l'indirizzo valido 2) scrittura: la CPU fornisce il dato; il dispositivo con un proprio tempo di accesso (Twr) campiona il dato lettura: dopo un tempo di accesso di lettura (Tacc) il dispositivo fornisce il dato sul bus; il dato viene campionato dalla CPU in modo sincrono

8 CICO BASE 8088 BUS CYCE Clock T1 T2 T3 T4 Address Buff. Data Fronte di salita del clock in Ti BUS multiplexato Fronte di discesa del clock in Ti Necessità di segnali di sincronismo

9 CICO BASE 8088: scrittura BUS CYCE COCK T1 T2 T3 T4 A16-A19 Addr Status A8-A15 Address AD0-AD7 Addr Data out AE IO/M* Memory low I/O high WR* DTR* DEN*

10 CICO BASE 8088: lettura BUS CYCE COCK T1 T2 T3 T4 A16-A19 Addr Status A8-A15 Address AD0-AD7 Addr Data in AE IO/M* Memory low I/O high RD* DTR* DEN*

11 Circuito di ingresso uscita S1 WR OUTi INi ADi S1 RD ADRi AE 8086

12 CIRCUITI INTEGRATI DI INTERFACCIA D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 CK OC* 74XX373 COCK Di Qi (AE) (ADi) (BADRi) HiZ X H HiZ X H In disab Out atched H X X In Disab Out Activat e H H H H Transpa rent Qn Dn E OE* Out In Modo Funz.

13 CIRCUITI INTEGRATI DI INTERFACCIA 74XX244 1A1 1Y1 ENi iyn 1A2 1Y2 iyn=ian 1A3 1Y3 H iyn=hiz 1A4 1Y4 2A1 2Y1 2A2 2Y2 2A3 2Y3 2A4 2Y4 EN1* EN2* ENi* xyi xai

14 CIRCUITI INTEGRATI DI INTERFACCIA 74XX245 A1 B1 In In/Out A2 B2 OE* DIR H An An=Bn In Bn In Bn=An A3 A4 A5 A6 B3 B4 B5 B6 H X HiZ HiZ A7 B7 A8 B8 EN* DIR EN* (DEN*) Ai (ADi) Bi (BDi) DIR (DTR*)

15 DEMUTIPEXED BUS 8088 AE AD16-19 AD BADR0-19 AD BAD0-7 DTR* DEN*

16 DEMUTIPEXED BUS (MUTIPROC.) 8088 AE AD16-19 AD BADR0-19 AD BAD0-7 DTR* DEN*

17 SEGNAI DI ETTURA E SCRITTURA 8088 IO/M* MEMWR* WR* IOWR* RD* IORD* MEMRD* n Il segnale IO/M* può condizionare i transceivers dei dati

18 MAXIMUM MODE n n n n 'insieme è funzionalmente equivalente all'8088 in minimum mode ma con temporizzazioni parzialmente diverse '8288 amplia le funzioni del minimum mode I segnali di stato che escono dal processore permettono di avere una indicazione precisa della attività in corso. S0*, S1* e S2* sono attivi solo in T1, T2 per cui vanno campionati e bufferati. S2* S1* S0* Interrupt acknowledge Read I/O Write I/O Halt Instruction fetch Read data from memory Write data to memory Idle (disconnessa dal Bus)

19 BUS CONTROER 8288 BUS CONTROER IOB CK S1* DTR* AE AEN* MEMRD* AMWC* MEMWR* S0* S2* PDEN* DEN CEN INTA* IORD* AIOWR* IOWR* n Dispositivo impiegato in cooperazione con 8086/8 in MAXIMUM MODE per la generazione dei segnali di controllo

20 MEMORIE E I/O 8086 AD16-19 AD AE BADR0-19 AD8-15 DTR* BADIO0-7 DEN* BADMEM0-7 IO/M*

21 SINCRONIZZAZIONE e RESET COCK T1 T2 T3 TW T READY 5V RESET RESET t(us)

22 1-STATE WAIT GENERATOR D READY COCK CK Q* C AE T1 T2 T3 Tw T4 COCK AE READY=Q*

23 8284 COCK GENERATOR & DRIVER CSYNC PCK AEN1* RDY1 READY RDY2 AEN2* CK X1 X2 ASYNC* EFI F/C* OSC RES* RESET

24 8284 RES* D Q* CSYNC CKN RESET X1 X2 OSC OSC F/C* EFI RDY1 AEN1* RDY2 AEN2* /3 /2 PCK CK D C K Q D CKN Q READY ASYNC*

25 STATI DI WAIT MUTIPI CK86 "1" D Qa Qb Qc Qd Qe Qf Qg CK CR* AE Shift Register (164) CK86 T1 T2 T3 TW TW TW T4 AE Es.:Qd

26 USO 8284 CK86 T1 T2 T3 TW TW T4 TW T1 T4 AE Qc ff1 ff2=ready ASYN*=0 ff2=ready ASYN*=1 n '8284 garantisce la sincronizzazione del segnale di ready, cioè il rispetto dei tempi di setup e hold richiesti dall'8088 rispetto al fronte di salita del clock in T3 e in Tw

27 WAIT MUTIPI CON 8284 IO/M* BADR0:19 Decod Qi aen1* Qj rdy1 aen2* rdy2 Ready