Reti Logiche A II Prova - 11 febbraio 2008

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A II Prova - febbraio 008 Matricola prof.ssa Cristiana Bolchini Cognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. Chiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: h:45m. Esercizio (4 punti) Esercizio (3 punti) Esercizio 3 (4 punti) Esercizio 4 (3 punti) Esercizio 5 ( punti) Esercizio n. Si risponda alle seguenti domande a) Data la macchina sequenziale rappresentata dalla tabella degli stati T, si dica se la tabella degli stati T rappresenta una macchina compatibile ridotta rispetto a T, giustificando opportunamente la risposta in relazione all esempio in esame. b) Si consideri la seguente affermazione: T4 è una macchina a stati compatibile a T3. Ha senso cercarne un altra? Giustificare la risposta. c) Data la macchina sequenziale rappresentata dalla tabella degli stati T, si calcoli la tabella degli stati di una macchina ridotta, mostrando i passaggi fatti (analisi di compatibilità, classi di compatibilità massima e prima, copertura minima). È necessario adottare algoritmi, non è consentito risolvere il problema a occhio. 0 0 A D/0 B/- X Z/0 X/ B -/- B/ Y Z/0 X/0 C E/0 A/- Z X/0 Y/0 D A/0 E/- E C/0 -/0 T T Dove X {A,B,C} Y {A,E} Z {C,D,E} a) NO perché l insieme di classi di compatibilità scelte per la copertura NON è chiuso. Infatti la classe Z(CDE) per ingresso 0 vuole ACE e non ABC(X). b) SI per la non unicità della macchina minima nel caso di compatibilità. c) Analisi di compatibilità: tabella delle implicazioni B V C DE AB AB D BE BE AE E CD X V AC A B C D Calcolo delle classi di compatibilità massima (ABC, ACE, CDE) ABCDE A B C D ABC ABCE ACE ACE CE BC CDE BCDE CDE CDE CE DE Con Soluzioni Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina di

2 Calcolo delle classi di compatibilità prima CLASSI VINCOLI RIDEFINIZIONE VINCOLI ABC DE DE ACE AB DE CD AB CDE CDE AE AC ACE AB 0 0 BC AB AB AE CD CD CE 0 0 CD AE AE DE AC AC D 0 0 Calcolo della copertura SCELTA p. SCELTA p. CLASSI VINCOLI Beneficio passo ABC DE 3- Beneficio passo ACE AB CDE CDE ACE AB 0 BC AB - AE CD - -0 CE 0 CD AE - -0 DE AC - +3 D 0 Esercizio n. Derivare il diagramma degli stati minimo (macchina di Mealy) del circuito che realizza la funzionalità di seguito descritta. Il circuito riconosce sull ingresso di bit I le sequenze di quattro bit consecutivi in cui è presente un solo (ovvero 000, 000, 000 e 000), mettendo l uscita Z in corrispondenza dell ultimo bit della sequenza riconosciuta. Si devono riconoscere sequenze sovrapposte, ovvero anche > 000 e 000 e 000 e 000. Tabella degli stati minima 0 a b/0 a/0 b c/0 d/0 c e/ f/0 d g/0 a/0 e e/0 f/ f g/ a/0 g c/ d/0 Con la scelta di ABC e DE tutti gli stati sono coperti e i vincoli implicati dalle classi scelte soddisfatti. Copertura minima: S0ABC, SDE 0 S0 S/0 S0/ S S0/0 S/0 Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 3 di 3 Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 4 di 4

3 Esercizio n. 3 Data la tabella degli stati di una FSM sincrona, sotto riportata: minimizzare il numero degli stati e riportare la tabella degli stati della macchina minima definire una possibile codifica degli stati della macchina minima nell ipotesi di sintesi tramite bistabili D e considerando i criteri visti per un buon assegnamento. IN00 IN0 IN IN0 A A,0 D, B,0 G,0 B E,0 G, E,0 I,0 C I,0 E, B,0 F,0 D G,0 D,0 B,0 G, E A,0 B,0 I,0 C,0 F F, F,O B,0 G, G G, D,0 B,0 F, H C,0 A,0 I,0 E, I D,0 F,0 H,0 I, La FSM descritta dalla tabella degli stati è una macchina di Mealy completamente specificata. Si deve effettuare l analisi di indistinguibilità. B C AE,DG BE,GI AI,DE GF EI,GE BF,IF D X X X E X X X X F X X X X X G X X X X X DF GC AD H X X X X X X BF GE DG DF CD, AF I X X X X X X BH GI HI EI A B C D E F G H Si propagano le non equivalenze si verifica che la tabella degli stati di partenza era già MINIMA (9 stati). Per realizzare la macchina sono necessarie 4 variabili di stato (Q, Q, Q3 e Q4) e quindi 4 FF di tipo D. Un possibile assegnamento che soddisfa alcuni dei vincoli con peso maggiore è D A G 0 B E I 0 F C H I vincoli soddisfatti e la loro cardinalità sono: AC 3 AD 4 CF DF 3 DG 5 BD 3 EG EI 4 BE FH HI Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 5 di 5 Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 6 di 6

4 Esercizio n. 4 Sia data una macchina sequenziale sincrona con ingressi (a, b, c, d, e) e uscite (Y, Y), la cui rete combinatoria che realizza le funzioni λ (uscita) e δ (stato prossimo) è rappresentata dalla seguente rete multilivello: V Qab + QQ3c + de V ade + Qb QQ 3V QV Qab QV 3 Q3de V Y Qcd + V + QQ3c Y + Q3 V Dove Q, Q e Q3 rappresentano le variabili stato presente Le espressioni associate a Y e Y costituiscono la funzione λ Le espressioni associate a D, D e D3 costituiscono la funzione δ V e V sono nodi intermedi a) Dire se la macchina descritta è di Mealy o di Moore, giustificando la risposta. b) Realizzare la rete combinatoria tramite PLA. Si indichino esplicitamente i termini prodotto del piano AND, le espressioni relative al piano OR e i nomi simbolici delle uscite che devono essere retroazionate. Si disegni lo schema logico dettagliato del dispositivo programmato. c) Si supponga di voler realizzare la stessa macchina tramite una PAL con OR a ingressi: () Si riscrivano, ove necessario, le espressioni logiche dei nodi della rete per tener conto dei vincoli imposti dalla PAL. () Si dica quale è il numero di termini prodotto necessari per realizzare la macchina sequenziale. (3) Si indichino i nomi simbolici sia delle uscite che devono essere retroazionate sia di quelle che non devono essere retroazionate. : La macchina è una macchina di Mealy poiché l uscita dipende, oltre che dallo stato presente, anche dagli ingressi. Termini prodotto e sezione OR da realizzare (l asterisco indica le funzioni OR che vanno retroazionate. Per D, D e D3 il segnale portato in retroazione è l uscita Q del bistabile D corrispondente all ingresso omonimo) Sezione AND P P P5 P6 P7 P8 P 0 Qab QQ3c P3 de P4 ade Qb P9 V QQ 3V QV Q3de Qcd P V P Q3 Sezione OR (*) V P 3 (*) V P4 (*) D P6 (*) D P (*) D3 P8 Y P 0 Y P Sintesi tramite PAL: le espressioni che definiscono la FSM diventano: V Qab + QQ3c V V + de V ade + Qb QQ 3V QV Qab QV 3 Q3de V Y Qcd + V Y Y + QQ3c Y + Q3 V Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 7 di 7 Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 8 di 8

5 Esercizio n. 5 Data la seguente descrizione di circuito in VHDL library ieee; use ieee.std_logic_64.all; use ieee.std_logic_signed.all; entity exam is port( a,b,i : in std_logic_vector(3 downto 0); l, clk, rst : in std_logic; out : out std_logic_vector(3 downto 0)); end exam; architecture mixed of exam is signal c, d, n, h : std_logic_vector(3 downto 0); signal e, f, g, m : std_logic; PROC : process (reset, clk) if( reset ) then h < 0000 ; elsif (clk '' and clk'event) then h < n * i; PROC: process( l, g) if ( l'0' ) then m < not g; m < g; PROC3: process( m, c, d ) if ( m ) then n < c; n < d; PROC4: process(clk) if (clk '0' and clk'event) then if(reset ) then out < 0000 ; out < h; g < f and e; c < a b; e < a > b; f < b > 0; d < b - a; end mixed; Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello VHDL proposto. Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 9 di 9 Reti Logiche A II Prova - febbraio 00 Esercizio n. -- pagina 0 di 0