Reti Logiche A II Prova - 1 febbraio 2010

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A II Prova - 1 febbraio 2010 prof.ssa Cristiana Bolchini Esercizio n. 1 Data la tabella degli stati della FSM sincrona sotto riportata, si calcoli la tabella degli stati di una macchina ridotta, mostrando i passaggi fatti (analisi di compatibilità, classi di compatibilità massima e prima, copertura minima). È necessario adottare algoritmi, non è consentito risolvere il problema a occhio A A/- B/0 G/- E/1 B -/0 -/- G/- B/- C C/- E/0 F/- B/- D D/- G/1 F/0 -/1 E E/- F/- A/0 C/0 F -/- C/0 C/- F/1 G -/1 C/0 -/- F/1 Matricola Cognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. Chiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: 2h:15m. Esercizio 1 (4 punti) Esercizio 2 (3 punti) Esercizio 3 (4 punti) Esercizio 4 (3 punti) Esercizio 5 (2 punti) Nota bene: gli esercizio 1 e 3 sono relativi ad argomenti la cui conoscenza è ritenuta indispensabile e quindi devono essere svolti in modo sufficiente perché si proceda nell ulteriore valutazione del compito. Con Soluzioni Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 2 di 13

2 Soluzione Classi di compatibilità prima e calcolo della copertura B BE C BE, GF GF D GF E AG, BC,, BC F G BC, CG, BC, GC CE, CF, BF CE, BF V CLASSI VINCOLI Beneficio passo 1 Beneficio passo 2 Beneficio passo 3 Beneficio passo 4 PASSO 5 2 BC GF BD GF A E B C D Classi di compatibilità massima (BC, BD,GF,A,E): albero di compatibilità FF A ABCDG BC BCD BD BCDG C Copertura=, BC, BD, A, E = a BC = b BD= c A = d E = e a -,1 b,0 b,- a,1 b b,0 e,0 a,- b,- o c,- c c,0 a,1 a,0 b,1 o c,1 d d,- b,- a,- e,1 o c,- e e,- a,- d,0 b,0 CDG DG D G E G Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 3 di 13 Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 4 di 13

3 Esercizio n. 2 Configurazioni della matrice 2x2 vincenti: Soluzione Tabella degli stati minima Nota: in corrispondenza delle configurazioni di ingresso non ammesse (cioè che non possono presentarsi) la macchina presenta un comportamento completamente non specificato Configurazioni della matrice 2x2 non vincenti: A B,0 C,0 D,0 C,0 B A,0 A,0 A,1 A,0 C A,0 A,1 -,- A,1 D A,1 -,- -,- -, Tutte le altre configurazioni non sono ammesse. Si realizzi la specifica (diagramma degli stati e tabella degli stati minima) di una macchina sequenziale sincrona di Mealy che riceve sull ingresso due alla volta e per colonna (ingresso di due bit) i valori riportati nella matrice mette sull'uscita Z il valore 0 se non ha ancora dedotto se la configurazione è vincente o meno, 0 quando la matrice corrisponde ad una configurazione perdente, 1 quando vincente. La macchina sequenziale esamina una matrice di valori alla volta (niente sequenze sovrapposte). Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 5 di 13 Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 6 di 13

4 Esercizio n. 3 Data la tabella degli stati di una FSM sincrona, sotto riportata: a) minimizzare il numero degli stati e riportare la tabella degli stati della macchina minima b) scegliere - tra gli stati della macchina minima individuata al punto a) lo stato di RESET che NON consente di ridurre ulteriormente la macchina c) definire una possibile codifica degli stati della macchina minima individuata ai punti precedenti nell ipotesi di sintesi tramite FF D e considerando i criteri visti per un buon assegnamento d) sintetizzare le funzioni ottime δ e λ con l assegnamento identificato al punto precedente e disegnare lo schema del circuito sintetizzato IN=00 IN=01 IN=11 IN=10 A F/0 D/1 B/1 F/1 B A/1 B/1 G/0 D/0 C A/0 E/1 F/1 B/1 D D/0 F/1 G/1 A/1 E F/0 F/1 G/1 E/1 F A/0 E/1 G/1 D/1 G D/1 B/1 G/0 E/0 E data la tabella iniziale delle implicazioni, ricavata dalla tabella degli stati, da cui partire per svolgere l esercizio. B C D E F G BF FD BG FD BG BG DF AD AD AB BE BD DF AE AD Soluzione La macchina è completamente specificata. Si propagano le non equivalenze e si verificano le equivalenze (analisi dei vincoli). Il risultato è il seguente: B C D ~ E ~ ~ F ~ ~ ~ G ~ Le classi di equivalenza sono quindi: α (= AD), β (= BG), γ (= C) che corrispondono agli stati della macchina minima equivalente a quella data. Tabella degli stati della macchina minima: IN=00 IN=01 IN=11 IN=10 α α,0 α,1 β,1 α,1 β α,1 β,1 β,0 α,0 γ α,0 α,1 α,1 β,1 Domanda b) L unico stato della macchina minima che può essere scelto come stato di RESET senza modificare ulteriormente la cardinalità della macchina è lo stato γ, quindi γ = RST Si noti che l identificazione di uno stato di reset introduce in modo implicito il segnale di RESET (ingresso asincrono) che consente di realizzare le transizioni di stato da α e β a stato RST. Domanda c) Per realizzare la macchina sono necessarie 2 variabili di stato (Q1, Q0) e quindi 2 FF di tipo D. I vincoli derivati dal primo e dal secondo criterio di adiacenza per generare un buon assegnamento sono: αβ 9 αrst 2 βrst 1 Un assegnamento che soddisfa il massimo numero di adiacenze è α = 00 β = 01 RST = 10 Domanda d) Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 7 di 13 Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 8 di 13

5 Con l assegnamento definito al punto precedente è possibile ricavare la tabella delle transizioni (e delle eccitazioni) della macchina, fare la sintesi ottima delle RC che implementano D1 e D0 (funzione δ) e l uscita (funzione λ). Le espressioni algebriche ottime sono (dove I1 e I0 definiscono i due segnali di ingresso): D1= 0 D0 = Q0I0 +!Q1I1I0 U = Q0!I1 +!I1I0 +!Q0I1 Esercizio n. 4 Sia data una macchina sequenziale sincrona con ingressi (a, b) e uscite (Z1, Z2), la cui rete combinatoria che realizza le funzioni δ (stato prossimo) e λ (uscita) è rappresentata dalle seguenti espressioni: D 0 = Q1Q 2 + Q1Q 2 + ab D = abq 0 Q1Q 2b 1 + D + 2 = Q0Q 2 bq 1 Z 1 = Q1Q 0 + Q2a + ab Z + 2 = Q1Q 2 Q0Q2 Dove Q0, Q1 eq2 rappresentano le variabili stato presente Le espressioni associate a D0, D1 e D2 costituiscono la funzione δ Le espressioni associate a Z1 e Z2 costituiscono la funzione λ a) Dire se la macchina descritta è di Mealy o di Moore, giustificando la risposta. b) Realizzare la rete combinatoria tramite una PAL con OR a 2 ingressi: (1) Si riscrivano, ove necessario, le espressioni logiche per tener conto dei vincoli imposti dalla PAL. (2) Si indichino esplicitamente i termini prodotto del piano AND, le espressioni relative al piano OR e i nomi simbolici delle uscite che devono essere retroazionate. (3) Si disegni lo schema logico dettagliato del dispositivo programmato. c) Si supponga di voler realizzare la macchina di partenza tramite PLA. Si dica qual è il numero di termini prodotto del piano AND, quante sono le uscite (numero di termini del piano OR) e quali di queste devono essere retroazionate. d) Per le soluzione ai punti b), e c) e per ogni espressioni algebrica di partenza, si calcolino i ritardi massimi definiti come il numero di attraversamenti di PAL/PLA nel percorso critico, giustificando la risposta. Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 9 di 13 Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 10 di 13

6 Soluzione: La macchina è una macchina di Mealy poiché l uscita, al tempo t, dipende anche dal valore degli ingressi al tempo t (oltre che ovviamente dallo stato al tempo t). Realizzazione tramite PAL: sono da riformulare le espressioni algebriche dell uscite D0 e Z1. Con questa riformulazione le espressioni da realizzare nella sezione OR sono 7 e i termini prodotto da realizzare nella sezione AND sono 14, poiché non è possibile la condivisione di termini prodotto. Delle 7 funzioni realizzate dalla sezione OR, 5 vanno retro azionate (di cui 3 costituiscono lo stato presente Q dei 3 FF D), mentre le rimanenti 2 sono le uscite primarie. Nella sezione AND ci sono 2 ingressi primari (a e b) e 5 che derivano da retroazione. Realizzazione tramite PLA: Non è necessaria riformulazione delle espressioni algebriche di partenza e quindi si devono realizzare 5 funzioni nella sezione OR, (di cui 3 vanno retro azionate e costituiscono lo stato presente Q dei 3 FF D), mentre le rimanenti 2 sono le uscite primarie. Per la sezione AND sono necessari 10 termini prodotto (di cui 2 condivisi) e ci sono 2 ingressi primari (a e b) e 3 che derivano da retroazione. Numero di attraversamenti: nella PAL il percorso critico deriva dalla sintesi di D0 e di Z1 e in entrambi i casi il numero di attraversamenti è 2 nella PLA il percorso critico deriva dalla sintesi di una qualsiasi delle funzioni della sezione OR e quindi il numero di attraversamenti è 1 Esercizio n. 5 Data la seguente descrizione di circuito in VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity exam is port( a,b,i : in std_logic_vector(3 downto 0); l, clk, rst : in std_logic; out1 : out std_logic_vector(3 downto 0)); end exam; architecture mixed of exam is signal n, h : std_logic_vector(3 downto 0); signal c, f, g, e, d : std_logic; PROC1: process(clk) if (clk = '0' and clk'event) then out1 <= b-n; end if; end process; PROC2: process( l, c, g) if ( l='0' ) then h <= c&c&c&c; else h <= (not g)&g&g&g; end if; end process; g <= f or e or d; c <= a >= i; e <= a > i; f <= a > v; PROC3 : process (rst, h) if( rst= 1 ) then n <= 0000 ; else n <= h; end if; end process; d <= b <= a; end mixed; Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello VHDL proposto. Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 11 di 13 Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 12 di 13

7 Soluzione: PROC1: è modellabile con un registro (MS) a 4 bit che commuta sul fronte di discesa e riceve in ingresso il risultato della sottrazione tra i valori dei segnali b e n. PROC2: è modellabile con un MU a 2 vie PROC3: è modellabile con un MU a 2 vie (con ingresso di controllo pari a rst e ingressi dati pari a rispettivamente 0000 e h Le descrizioni strutturali g <= f or e or d; c <= a >= i; e <= a > i; f <= a > v; d <= b <= a; sono tutte assegnamenti di segnale (1 bit) derivanti dall esito dell operazione aritmetico-logica descritta a destra dell operazione di assegnamento. Ad esempio gli ultimi 4 assegnamenti si ottengono realizzando il comportamento tramite comparatori di maggioranza, uguaglianza e minoranza Reti Logiche A II Prova - 1 febbraio 209 Esercizio n pagina 13 di 13