Lo scopo del BUS è quello d effettuare tutti i trasferimenti d informazioni tra le unità funzionali del calcolatore:

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1 ACSO Architettura dei Calcolatori e Sistemi Operativi Struttura e funzionamento del bus Corso ACSO prof. Cristina SILVANO Politecnico di Milano Il BUS del calcolatore Il calcolatore è composto da unità funzionali: l unità centrale d elaborazione (CPU), o processore; le unità funzionali di memoria, o banchi di memoria; le unità funzionali d interfacciamento alle periferiche. Le unità sono interconnesse tramite un organo di collegamento: il BUS. Lo scopo del BUS è quello d effettuare tutti i trasferimenti d informazioni tra le unità funzionali del calcolatore: le informazioni da trasferire sono costituite da istruzioni e dati; ogni trasferimento costituisce un operazione sul bus. 2 Pag. 1 1

2 BUS interni ed esterni I BUS del calcolatore si distinguono in: BUS interni, confinati all interno d una singola unità funzionale, i quali collegano i blocchi funzionali contenuti nell unità; BUS esterni, che s estendono all esterno dell unità funzionale, i quali la collegano alle altre unità funzionali; sono solitamente standardizzati. La maggior parte dei calcolatori odierni è dotata di due BUS esterni: BUS di memoria, per collegare la CPU e le unità funzionali di memoria (banchi di memoria); BUS di I/O, per collegare la CPU e le unità funzionali di I/O. Sistema con diversi BUS CPU BUS esterno BUS di memoria BUS interno BUS di I/O (o di periferia) 3 4 Pag. 2 2

3 Dettaglio del BUS di I/O BUS di I/O Interfaccia tastiera Interfaccia seriale USART Interfaccia Centronics SCSI adapter Tastiera Modem RS232 Stampante Centronics SCSI Disk 1 controller Disk 2 controller Drive # 1 Drive # 2 5 Controllo del BUS In ogni istante una sola unità funzionale possiede il controllo del BUS, cioè decide quali operazioni di trasferimento eseguire. Generalmente la CPU possiede il controllo del BUS, ma può anche cedere temporaneamente questo ruolo ad altre unità funzionali (es. DMA Controller). L unità funzionale che detiene il controllo del BUS si chiama MASTER (o unità principale): decide quale operazione vada eseguita, lettura oppure scrittura, e in quale istante di tempo; decide quale sia l unità funzionale da cui leggere oppure su cui scrivere. Le altre unità funzionali, che non detengono il controllo del BUS, si chiamano SLAVE (o unità secondarie). 6 Pag. 3 3

4 Ruoli e modalità di collegamento al BUS Master Slave Esempio CPU Memoria Prelievo istruzioni e lettura/scrittura dati CPU Unità di I/O Ricezione/invio dati da/a un unità di I/O CPU Coprocessore La CPU dà istruzioni al coprocessore I/O Memoria Accesso diretto alla memoria (DMA) Coprocessore CPU Il coprocessore legge operandi dalla CPU Per potersi collegare al BUS, le unità MASTER e SLAVE sono dotate d un componente (o blocco funzionale) d interfaccia, chiamato BUS DRIVER (o dispositivo di controllo del BUS) Il BUS driver è in grado di svolgere le operazioni seguenti: collegarsi e scollegarsi elettricamente al o dal BUS (p. es. tramite la tecnica d alta impedenza, o anche tramite altre tecniche); amplificare opportunamente i segnali da trasmettere/ricevere sul/dal BUS. Problematiche del BUS Il progetto di BUS esterni per calcolatori comprende quattro aspetti principali: I. struttura e dimensione, cioè il numero di collegamenti presenti nel BUS; II. funzionamento base, le operazioni e cicli di BUS; III. gestione della temporizzazione del BUS; IV. arbitraggio del controllo del BUS. 7 8 Pag. 4 4

5 I Struttura del BUS Un generico BUS esterno ha una struttura simile ai pin (piedini o morsetti) della CPU, cui va collegato. Un BUS suddiviso i in tre parti: BUS indirizzi (Address BUS) BUS dati(data BUS) BUS di controllo (Control BUS) 9 Dimensione del BUS Dimensione (o larghezza) del BUS indirizzi: con m 1 linee s ottengono 2 m indirizzi, numerati da 0 a 2 m 1. Dimensione (o larghezza) del BUS dati: con n 1 linee si possono scambiare (leggere o scrivere) parole da n bit. Si possono riunire le funzioni del BUS indirizzi e del BUS dati in un unico gruppo di linee: il BUS multiplato (o multiplexato). Quando il processore deve leggere un dato (memoria o periferica): nel primo ciclo invia l indirizzo sul BUS multiplato; nel secondo ciclo riceve il dato, sempre sul BUS multiplato; la scrittura funziona in modo simile. Ci sono meno collegamenti, ma la velocità è inferiore. 10 Pag. 5 5

6 II Funzionamento del BUS Le attività del calcolatore si sviluppano per cicli di BUS: in ogni ciclo avviene un operazione. Le operazioni sono governate dal MASTER che detiene il controllo del BUS. Gli SLAVE non possono dare inizio a un operazione in modo autonomo. Le operazioni sul BUS sono trasferimenti di informazioni tra MASTER e SLAVE, ed è necessario specificare se il trasferimento sia relativo a memoria o a interfaccia di I/O: operazione di lettura: un dato viene trasferito da uno SLAVE al MASTER; lo SLAVE è la sorgente dell informazione; operazione di scrittura: un dato viene trasferito dal MASTER a uno SLAVE; il MASTER è la sorgente dell informazione; il verso del trasferimento (lettura o scrittura) è relativo al MASTER che detiene (in quel momento) il controllo del BUS. 11 Unità funzionali e collegamenti al BUS Poiché è il MASTER a dare inizio a un operazione di lettura o scrittura, solo il MASTER può immettere un indirizzo sul BUS indirizzi: gli SLAVE non possono generare indirizzi e corrispondono ai diversi indirizzi generati dal MASTER, secondo la mappa di indirizzamento del calcolatore. I collegamenti delle unità funzionali al BUS dati variano, a seconda che l unità funzionale (MASTER o SLAVE) sia in lettura e scrittura, sola lettura o sola scrittura. I collegamenti delle unità funzionali al BUS di controllo sono quelli meno regolari e classificabili, e dipendono dalle funzioni dell unità considerata. 12 Pag. 6 6

7 Schemi di collegamento al BUS MASTER LETTURA e SCRITTURA indirizzi dati controllo SLAVE LETTURA e SCRITTURA CPU RAM, dischi,... indirizzi dati controllo SLAVE SOLA LETTURA indirizzi dati SLAVE SOLA SCRITTURA indirizzi dati controllo controllo ROM, tastiera stampante (semplice) 13 Cicli di BUS In generale, ogni operazione sul bus corrisponde a un ciclo di BUS (multiplo del ciclo di clock). I cicli di bus sono classificabili come segue: lettura d una parola di memoria; scrittura d una parola di memoria; lettura d un registro di I/O; scrittura d un registro di I/O; Riposo (idle): il BUS non viene usato. 14 Pag. 7 7

8 Esempio di sequenza di cicli di BUS Il MASTER Il MASTER Il MASTER Il MASTER Riposo: il legge una scrive una riceve un dato invia un dato BUS non parola dalla parola nella dall unità di all unità di I/O viene usato; cella di cella di I/O di di indirizzo il MASTER memoria di memoria di indirizzo 64 K 1 lavora indirizzo 0 indirizzo 1 64 K 2 internamente sui propri registri 1 ciclo 2 ciclo 3 ciclo 4 ciclo 5 ciclo tempo Diagramma temporale dei cicli di BUS. 15 Fasi di un ciclo di BUS Un ciclo di bus si può generalmente scomporre nelle seguenti fasi: 1. selezione: in questa fase il MASTER seleziona l elemento SLAVE coinvolto dal trasferimento, precisandone l indirizzo, il tipo d elemento (memoria o I/O) e il verso (lettura o scrittura); 2. eventuale attesa: questa fase viene eseguita solo se l elemento SLAVE coinvolto è relativamente lento e quindi richiede, per il corretto trasferimento, che venga concesso un tempo d accesso maggiore rispetto ai normali cicli di BUS (tramite l inserimento di cicli di wait); 3. trasferimento dei dati: in questa fase, l unità destinazione del trasferimento cattura (cioè memorizza localmente) l informazione emessa dalla sorgente; 4. conclusione: in questa fase tutti i segnali sono ordinatamente riportati nello stato di riposo. 16 Pag. 8 8

9 III Temporizzazione del BUS Per realizzare la scansione dei cicli di BUS esistono due metodi fondamentali: BUS sincrono; BUS asincrono. I due metodi si distinguono per la presenza o meno d un segnale di clock (segnale di temporizzazione). 17 BUS sincrono Il BUS di controllo contiene una linea per il segnale di clock, con frequenza prestabilita. Il clock viene distribuito a tutte le unità funzionali collegate al BUS. Il segnale di clock scandisce le varie transizioni dei segnali e il passaggio da un ciclo di BUS al ciclo successivo. 18 Pag. 9 9

10 Esempio Lettura d una parola dalla memoria. BUS sincrono, periodo di clock = 25 ns. Frequenza = 1 /25ns =40MHz MHz. La CPU campiona sul fronte di discesa del clock (le operazioni iniziano sul fronte di salita del clock). Tempo massimo a disposizione per il trasferimento in 2 cicli di clock = 37,5 ns (risultante da 25 ns + 12,5 ns). Possibile solo se la memoria presenta un ritardo trascurabile rispetto al periodo di clock. La memoria presenta un ritardo di lettura pari a 40 ns, cioè le occorrono 40 ns per presentare il dato richiesto alle uscite collegate al BUS dati. Occorrono 3 cicli di clock (T1, T2 e T3) per portare a termine la lettura. Tempo massimo a disposizione per il trasferimento in 3 cicli di clock = 62,5 ns (risultante da 50 ns + 12,5 ns). 19 Bus sincrono: Segnali di controllo MREQ (Memory Request): il MASTER richiede un accesso alla memoria; è attivo basso. RD (Read): il MASTER richiede una lettura; è attivo basso. WAIT: lo SLAVE richiede al MASTER una proroga dell operazione (cioè un ciclo aggiuntivo, o stato di attesa), perché ha bisogno di tempo per completare l accesso ai dati richiesti; è attivo basso. 20 Pag

11 BUS sincrono: diagramma temporale per lettura da memoria Selezione Trasferimento dati La CPU campiona e legge il dato Conclusione Il MASTER sente WAIT per disabilitare MREQ Lo SLAVE attiva il segnale WAIT quando rileva una richiesta d accesso Attesa (dato non pronto per trasferimento) 21 Bus Sincrono: Fasi dell operazione di lettura da memoria Ciclo T1 (selezione): il MASTER (CPU) manda l indirizzo sul BUS indirizzi e attiva MREQ e RD (dopo avere stabilizzato l indirizzo) sul fronte di discesa del clock. Ciclo T2 (attesa): lo SLAVE (memoria) attiva WAIT sul fronte di salita e richiede una proroga di un ciclo di BUS, per avere tempo sufficiente per accedere e fornire il dato (parola di memoria). Ciclo T3 (trasferimento dati): lo SLAVE ha pronta la parola, perciò disattiva WAIT sul fronte di salita e fornisce la parola di memoria sul BUS dati; il MASTER legge la parola dal BUS dati sul fronte di discesa, toglie l indirizzo e disattiva MREQ e RD (conclusione) 22 Pag

12 Tabella riassuntiva dei ritardi Con riferimento all esempio, il tempo effettivamente disponibile al trasferimento nel caso peggiore è pari a: 62, = 46,5 ns compatibile con un ritardo di lettura di 40 ns. 23 BUS asincrono Non esiste alcun segnale di clock comune alle unità funzionali collegate al BUS del calcolatore. Le transizioni i i di segnale e i passaggi da un ciclo di BUS al ciclo successivo non sono sincronizzati. Le unità funzionali osservano il BUS di controllo: quando avviene una transizione di segnale significa che si verifica un avanzamento dell operazione: il bus è dotato di opportuni segnali di controllo (di cui vengono osservate le transizioni) che realizzano un protocollo di sincronizzazione a segnale (per es. fullhandshake ). 24 Pag

13 Bus asincrono: Segnali di controllo Oltre ai segnali di controllo già visti per il BUS sincrono (tranne il clock, che qui manca), sono presenti: MSYN (Master Synchronisation): il MASTER segnala di avere impostato indirizzo e MREQ, RD; è attivo basso. SSYN (Slave Synchronisation): lo SLAVE segnala di avere completato l operazione; è attivo basso. 25 Esempio: lettura da memoria BUS asincrono. La memoria presenta un ritardo di lettura pari a 40 ns, cioè le occorrono 40 ns per presentare il dato richiesto alle uscite collegate al BUS dati. L intera operazione avviene come un tutt unico, contenente varie transizioni. 26 Pag

14 BUS asincrono: diagramma temporale per lettura da memoria causaeffetto causaeffetto causaeffetto Selezione e richiesta d accesso Attesa (dato non pronto per il trasferimento) Trasferimento e conclusione 27 Bus asincrono: Fasi dell operazione di lettura da memoria Il MASTER (CPU) manda l indirizzo sul BUS indirizzi, attiva MREQ e RD e, dopo averli stabilizzati, attiva MSYN. Lo SLAVE (memoria) esegue l operazione, nel minor tempo possibile, e fornisce la parola sul BUS dati; poi attiva SSYN. Il MASTER legge la parola dal BUS dati, toglie l indirizzo e disattiva MREQ e RD; poi disattiva anche MSYN. Infine, lo SLAVE disattiva SSYN Nota: poiché non esiste un segnale di clock che marchi gli istanti di tempo in cui i vari segnali di controllo si possono attivare o disattivare, nel diagramma temporale vanno indicati i rapporti causaeffetto esistenti tra i vari segnali di controllo: in pratica i segnali di controllo transitano di valore in reazione a transizioni precedenti. 28 Pag

15 Procedura fullhandshake (o a doppio consenso) Lo schema asincrono appena visto è incentrato sulla procedura seguente: MSYN viene attivato; SSYN viene attivato in risposta a MSYN (quando sono pronti i dati da leggere); MSYN viene disattivato in risposta a SSYN; SSYN viene disattivato in risposta a MSYN. La procedura asincrona si chiama fullhandshake : è indipendente dal clock ed è indipendente dalla presenza di SLAVE lenti. 29 Confronto Bus Sincrono / Bus Asincrono Il BUS sincrono: vantaggi: semplicità di progetto e di controllo; svantaggio: sprechi di tempo (ogni operazione si deve svolgere in un numero intero di cicli di clock): quando un operazione si potrebbe completare in meno d un ciclo di clock; quando un operazione richiede un numero frazionario di cicli di clock. Il BUS asincrono: vantaggi: maggior efficienza nell uso dei cicli (l operazione si completa esattamente nel tempo necessario); svantaggi: complessità di progetto e di controllo. I BUS dei calcolatore sono nella maggior parte dei casi di tipo sincrono. 30 Pag

16 IV Arbitraggio del bus: cambio di MASTER Normalmente la CPU ha il ruolo di MASTER tra le unità funzionali. Tuttavia in determinate circostanze anche altre unità funzionali possono assumere temporaneamente il ruolo di MASTER, per scopi particolari: Unità di I/O: possono diventare MASTER per trasferire dati direttamente con la memoria, senza bisogno della CPU (DMA); Coprocessore: può diventare MASTER per prelevare operandi dalla memoria. 31 Arbitraggio del BUS Il BUS del calcolatore può avere, in ogni istante, un solo MASTER. In caso di cessione del ruolo di MASTER da un unità funzionale a un altra, occorre dunque un meccanismo di ARBITRAGGIO DEL BUS, che ne regoli l utilizzo da parte delle unità funzionali. Esistono due meccanismi principali d arbitraggio: Arbitraggio centralizzato; Arbitraggio distribuito. 32 Pag

17 Arbitraggio centralizzato Il meccanismo di arbitraggio centralizzato prevede: un unità funzionale apposita, che svolge la funzione di arbitro del BUS; alcune linee (appartenenti al BUS di controllo) che collegano l arbitro alle unità funzionali potenziali richiedenti il controllo del BUS: Bus Request (richiesta di cessione del controllo); Bus Grant (conferma di cessione del controllo). L arbitro realizza il meccanismo di cessione del controllo del BUS, vale a dire del ruolo di MASTER. 33 Arbitraggio centralizzato max priorità min priorità Quando l unità di arbitraggio riceve una richiesta di BUS (BUS Request), attiva la linea di conferma (BUS Grant). La conferma viene passata in cascata alle unità potenziali richiedenti: se un unità non ha una richiesta pendente, passa la conferma all unità successiva; altrimenti, trattiene per sé la conferma, senza passarla all unità successiva, e prende il controllo del BUS comportandosi come MASTER. 34 Pag

18 Richiesta con priorità Il meccanismo di arbitraggio centralizzato viene chiamato collegamento Daisy Chaining. È un modo cablato (cioè hardware) per assegnare una priorità i prefissata alle unità: l unità più vicina all arbitro è quella a priorità max, mentre quella all estremo opposto è quella a priorità min, e ogni unità possiede un livello di priorità diverso. Per introdurre una certa flessibilità nel meccanismo di arbitraggio, si possono adottare i provvedimenti seguenti: dotare il BUS di più linee di richiesta / conferma; stabilire una scala di priorità tra le linee ; e collegare ogni unità a una sola delle linee. L unità usa la linea cui è collegata, e dunque opera al livello di priorità relativo. 35 Arbitraggio con priorità: arbitro daisychaining su più linee linea a min priorità linea a max priorità unità a max priorità unità a min priorità contiene più linee di richiesta / conferma con livelli di priorità differenti; ogni unità usa la linea cui è collegata ( e la relativa priorità della linea); in caso di richieste simultanee su due o più linee, l arbitro invia il segnale di grant a quello con livello di priorità di linea più elevato. 36 Pag

19 Meccanismo d accettazione Nei meccanismi di arbitraggio descritti, le unità non sono in grado di sapere quando un unità che abbia chiesto e ottenuto il controllo del BUS lo rilasci, rendendolo disponibile per altre unità. Si migliora l efficienza dell arbitraggio aggiungendo una terza linea di controllo: il segnale d accettazione (BUS acknowledge). La linea d accettazione viene attivata delle unità, non dall arbitro. 37 Diagramma temporale unità 1 detiene BUS unità 2 detiene BUS generata conferma accettazione conferma accettazione dall unità unità 1 unità 1 unità 2 unità 2 ACK accettazione GRANT conferma unità 1 rilascia BUS generata dall arbitro REQ richiesta generata dall unità richiesta unità 1 richiesta unità 2 richiesta unità 2 pendente tempo Arbitraggio centralizzato con accettazione: tutti i segnali sono attivi bassi. 38 Pag

20 Meccanismo d accettazione: funzionamento Un unità richiede e ottiene dall arbitro il controllo del BUS. Non appena l arbitro le avrà inviato la conferma, l unità che prende il controllo del BUS attiverà la linea d accettazione e disattiverà la linea di richiesta. Non appena l arbitro avrà visto attivarsi la linea d accettazione, disattiverà la linea di conferma. Così, subito dopo che l unità ha preso il controllo del BUS, le linee di richiesta e di conferma sono già libere. Un altra unità potrà dunque inviare subito una nuova richiesta, che resterà pendente; questa seconda unità riceverà la conferma non appena la prima unità avrà rilasciato il controllo del BUS disattivando la linea d accettazione. 39 Arbitraggio distribuito Il meccanismo d arbitraggio distribuito a n linee prevede le risorse e le funzionalità seguenti: una linea di richiesta BUS per ogni unità (non esiste arbitro); le unità hanno priorità diverse e fissate; le unità osservano tutte le linee di richiesta BUS; ogni unità può attivare solo la propria linea di richiesta BUS. 40 Pag

21 Arbitraggio distribuito BUS request 5 BUS request 4 BUS request 3 BUS request 2 BUS request 1 n = 5 invia max priorità osserva min priorità Se l unità vuole diventare MASTER, s accerta che nessun altra unità a livello di priorità superiore abbia attivato la propria linea di richiesta BUS. Se così è, l unità attiva la sua linea di richiesta BUS e ottiene il controllo del BUS per il ciclo successivo, diventando MASTER. Si risparmia il costo dell arbitro, ma il numero di linee di controllo cresce con quello delle unità. 41 Miglioramento Si può migliorare l arbitraggio distribuito a n linee usando solo 3 linee di controllo: richiesta BUS (BUS Request): l unità attiva questa linea per richiedere il BUS; impegno BUS (BUS Busy): questa linea viene mantenuta attiva dall unità che detiene correntemente il controllo del BUS; conferma BUS (BUS Grant): è la linea di conferma, collegata a festone; È simile al meccanismo d accettazione. 42 Pag

22 Arbitraggio distribuito sempre inattivo BUS Request BUS Busy BUS Grant max priorità min priorità Arbitraggio distribuito con schema di collegamento a 3 sole linee di controllo (tutti i segnali sono attivi bassi). 43 Funzionamento dell arbitraggio (I) Un unità che desideri diventare MASTER verifica che nessun altra unità a priorità superiore sia correntemente master del bus. Quindi attende sempre di vedere: il segnale BUS Busy inattivo; il proprio ingresso IN inattivo (linea di conferma in ingresso inattiva); prima d avanzare la propria richiesta di controllo del BUS. Se un unità vede che un altra unità a priorità superiore detiene il controllo del BUS, passa quest informazione a tutte le unità con livello ll di priorità ità inferiore i al proprio. Quindi in ogni unità: se l ingresso IN è attivo, anche l uscita OUT va tenuta attiva, indipendentemente dal resto. 44 Pag

23 Funzionamento dell arbitraggio (II) Quando si verificano le condizioni che consentono d avanzare una richiesta di controllo del BUS: l unità attiva la linea di BUS Request; l unità attiva la linea BUS Busy; l unità attiva la propria uscita OUT. Così l unità ottiene il controllo del BUS, diventando MASTER, e notifica il fatto a tutte le unità con livello di priorità inferiore al proprio (poi disattivando la BUS request). 45 Pag