Pin-out logico di una CPU CPU. Reset Clock Ready. Architettura di un Sistema

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1 Pin-out logico di una CPU Int/Inta Hold/Holda CPU Bus Comandi Bus Indirizzi Bus Dati Reset Clock Ready 1 Architettura di un Sistema Il termine architettura di un sistema basato su microprocessore comprende le nozioni necessarie ad interfacciare con una CPU ed i suoi bus tutto l hardware di cui il µp necessita per diventare un calcolatore (ossia un sistema a microprocessore). 2 1

2 Pin-out µp 8088 Indirizzi e dati multiplexati. Bus dati: 8 bit. Bus indirizzi: 20 bit. Spazi di indirizzamento memoria: 1M I/0: 64K. Necessità di generare i comandi per memoria ed I/O. Minimum/Maximum Mode. GND 1 40 VCC A A15 A A16/S3 A12 A11 A A17/S4 A18/S5 A19/S6 A9 A8 AD SS0 MN/MX* AD HOLD AD HLDA AD AD IO/M* AD DT/R* AD DEN* AD NMI INTA* INTR TEST* CLK GND RESET (HIGH) (RQ*/GT*0) (RQ*/GT*1) (LOCK) (S2*) (S1*) (S0*) (QS0) (QS1) 3 Interfacciamento µp - memoria ADDRESS µp DATA MEMORIA ADDR Addr valid DATA D valid 4 2

3 Interfacciamento µp - memoria µp MEMORIA A8:15 A8:15 A8:15 ADDRESS8:15 74XX373 AD0:7 AD0:7 D0 D1. D7. Q0 Q1. Q7 A0:7 ADDRESS0:7 LE OE* 74XX245 A1 A2. A8 B1 B2. B8 BD0:7 DATA0:7 DIR OE* DT/R* DEN* IO/M* MEM MEM 5 Ciclo di scrittura T1 T2 T3 T4 CLOCK A16:19 ADDR STATUS A8:15 ADDRESS AD0:7 ADDR DATA OUT IO/M* Scrittura su I/O: IO/M* =1 Scrittura su mem: IO/M* =0 DT/R* DEN* MEM Ciclo di Bus 6 3

4 19 Ciclo di lettura T1 T2 T3 T4 CLOCK A16:19 ADDR STATUS A8:15 ADDRESS AD0:7 ADDR DATA IN IO/M* Lettura su I/O: IO/M* =1 Lettura su mem: IO/M* =0 DT/R* DEN* Ciclo di Bus 7 Interfacciamento µp - memoria +Vcc MN/MAX* CLK RESET INTR HLDA HOLD NMI TEST 8088 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 A8 A9 A10 A11 A12 A13 A14 A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO DEN DT/R IO/M RD WR INTA AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 A8 A9 A10 A11 A12 A13 A14 88DEN* 88DIR 88IOM AD0:7 A0:14 74XX373 AD0 AD1 D0 Q0 A0 AD2 D1 Q1 A1 A2 AD3 D2 Q2 A3 AD4 D3 Q3 A4 AD5 D4 Q4 A5 AD6 D5 Q5 A6 AD7 D6 Q6 D7 Q7 A7 LE OE* 74XX245 AD0 AD1 A1 B1 AD2 A2 B2 AD3 A3 B3 AD4 A4 B4 AD5 A5 B5 AD6 A6 B6 AD7 A7 B7 A8 B8 88DEN* 88DIR G DIR BD0 BD1 BD2 BD3 BD4 BD5 BD6 BD7 MEMORIA 32Kbyte A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 CE RD WR O0 O1 O2 O3 O4 O5 O6 O7 BD0:7 BD0 BD1 BD2 BD3 BD4 BD5 BD6 BD IOM MEM 88 88IOM MEM 8 4

5 Bus demultiplexato A[16:19] 4 A[8:15] 8 CK BA [0:19] (BUS INDIRIZZI) Vcc OE* MN/MAX* AD[0:7] DEN* DT/R* E N * DIR BD[0:7] (BUS DATI) 9 Segnali di lettura e scrittura 8088 IO/M* MEM IO IO MEM COMANDI PER I DISPOSITIVI DI MEMORIA: MEM = IO/M* + MEM = IO/M* + COMANDI PER I DISPOSITIVI DI I/O: IO = IO/M* + IO = IO/M*

6 Pin-out logico: sistema a µp basato su 8088 MWRC* IOWRC* IORDC* MRDC* Bus Comandi 4 Int/Inta IO/M* CK 4 Vcc A[16:19] 3 7 A[8:15] MN/MAX* OE* 2 INT/INTA Bus Indirizzi 20 Hold/Holda 2 HOLD/HOLDA AD[0:7] RESET CLK DEN* DT/R* E 5 N * DIR Bus Dati 8 RESET CLK 8284 RES* X1 X2 RDY 2 Reset Clock Ready 11 Esercizio di progetto 74XX373 D0 Q0 D1 µp Q1.. MEMORIA A16:19 AS16:19 D7 Q7 A16:19 LE OE* A0:15 A8:15 ADDRESS0:15 A8:15 74XX373 PAL AD0:7 D0 Q0 DATA0:7 AD0:7 D1 Q1.. CSRAM* CE* D7 Q7 A0:7 LE OE* CSREG* IO/M* 74XX245 A1 B1 A2 B2.. A8 B8 BD0:7 74XX374 D0 Q0 D1 Q1.. D7 Q7 DISPLAY DIR OE* CK OE* DT/R* DEN* IO/M* MEM REG 12 6

7 Esercizio: segnale di scrittura del registro CLK88 T1 T2 T3 T4 AD0:7 Addr Data out A0:7 Address 27* 27* IO/M* REG IO*/M WRREG* 13 Ciclo di ready T1 T2 T3 TW TW T4 CLOCK AD0:7 ADDR D IN A8:15 ADDR A16:19 ADDR STATUS DT\R* DEN* RDY88 Ciclo di Bus 14 7

8 Esempio di generazione del segnale di ready CLR* VCC Din SHIFT REG. CLOCK Q0 Q1 Q2 Q3 Qi (i-1)wait states RDY88 T1 T2 T3 TW TW T4 CLOCK Q0 Q1 Q2 Q3 15 Dispositivo 8284 CSYNC PCLK AEN1* RDY1 RDY2 AEN2* CLK GND VCC X1 X2 ASYNC* EFI F/C* OSC RES* RESET 16 8

9 Schema a blocchi RDY1 AEN1* RDY2 AEN2* ASYNC* GENERATOR X1 X2 F/C* EFI CSYNC CLOCK GENERATOR CLK PCLK OSC RES* RESET GENERATOR RESET 17 RDYA SELA* RDYB SELB* RDY1 AEN1* RDY2 AEN2* Circuiti interni 8088 ASYNC* RDY1 Gnd AEN1* RDY2 D Q AEN2* CLK Q3 dello SR RDYi (input 8284) (input 8088) 3 TW Qi = i-tw T1 T2 T3 TW TW TW T4 18 9

10 Wait multipli IO/M* BADR0:19 Decod Qi Qj aen1* rdy1 aen2* rdy2 Ready 19 Alcuni esempi (1) Supponiamo di poter suddividere tutti i dispositivi presenti nel sistema in due gruppi, G1 e G2, che richiedono rispettivamente 2 e 3 stati di wait, e di disporre di due segnali, SELG1* e SELG2*, attivi in corrispondenza dei cicli di bus relativi ai dispositivi dei due gruppi. Circuito per la generazione del Ready: "1" CLK D CLK CLR* Q0 Q1 Q2 Q3 Shift Register (4 bit) SELG1* SELG2* RDY1 AEN1* RDY2 AEN2* Supponendo che i dispositivi appartenenti a G1 siano tutti i chip di memoria e quelli appartenenti a G2 tutti i dispositivi di I/O: SELG1*=IO/M*, SELG2*=IO/M* 20 10

11 Alcuni esempi (2) Ipotizziamo invece che i dispositivi appartenenti a G1 siano tutti i chip di memoria mappati ad indirizzi 512K (80000H) e quelli appartenenti a G2 i chip di memoria mappati ad indirizzi < 512K e tutti i dispositivi di I/O: SELG1*=IO/M* + BA19, SELG2*= (IO/M*) * BA19 Supponiamo ora di poter suddividere i dispositivi in 3 gruppi, identificati da SEL1*, SEL2* e SEL3*, che richiedono rispettivamente 0, 2 e 3 stati di wait: Q2 SEL2* Q3 Q0 ( oppure Vcc!) SEL1* SEL2* SEL3* RDY1 AEN1* RDY2 AEN2* Segnale di Reset VCC RES* RESET RESET 22 11

12 Esercizio Si consideri un sistema basato su 8088 dotato di 64K EPROM (1 chip) agli indirizzi alti (F0000H : FFFFFH), 128K RAM (4 chip) agli indirizzi bassi (0H : 1FFFFH), dispositivi di I/O. 1) Si scrivano le espressioni dei CS* dei chip di memoria. 2) Si progetti il circuito per la generazione del nell ipotesi che la EPROM richieda 1 wait-state, le RAM 0 wait-state ed i dispositivi di I/O 3 wait-state Esempio: circuiti integrati di memoria A16: XX373 LA0:19 A16:19 D0 Q0 LA0:15 ADDRESS0:15 D1 Q1 IOM* D7 LE Q7 OE* PAL BD0:7 DATA0:7 A8:15 A8:15 74XX373 D0 Q0 D1 Q1 LA15:19 BIOM* CSEPROM* CSRAM1* CSRAM2* CSEPROM* MEM CS* D7 Q7 LE OE* AD0:7 AD0:7 74XX373 D0 Q0 D1 Q1 LA0:14 ADDRESS0:14 D7 Q7 A0:7 BD0:7 DATA0:7 LE OE* CSRAM1* CS* MEM 74XX245 MEM A1 A2 B1 B2 BD0: A8 B8 DIR OE* LA0:14 ADDRESS0:14 DT/R* BD0:7 DATA0:7 DEN* IO/M* MEM CSRAM2* MEM CS* MEM MEM 24 12

13 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (1) Forme d onda e temporizzazioni fornite dal costruttore del chip di memoria: A i CE* T ce OE* T oe I/O i (Out) T acc Tipicamente T acc = T ce T acc = T ce >> T oe ( es. T acc = T ce 2 T oe ) 25 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (2) Requisito per il corretto completamento di un ciclo di lettura: T sample : intervallo di tempo che intercorre fra l inizio del ciclo di bus di lettura e l istante in cui la CPU campiona i dati sul registro MDR. Poiché l 8088 campiona i dati sul fronte di discesa di T3 (oppure, se il ciclo prevede stati di wait, sul fronte di discesa dell ultimo TW), possiamo scrivere: T sample = (3+n) T CLCL con n=numero di stati di wait presenti nel ciclo. T data valid : intervallo di tempo che intercorre fra l inizio del ciclo di bus di lettura e l istante in cui i dati provenienti dalla memoria sono validi e possono quindi essere campionati dalla CPU

14 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (3) Un ciclo di lettura viene eseguito correttamente se T sample T data valid Conseguentemente, il calcolo degli stati di wait richiesti dal ciclo consiste nella determinazione del valore minimo di n che rende vera la relazione precedente: (3+n) T CLCL T data valid A tale scopo è necessario calcolare il valore di T data valid. Sarà considerato prima il ritardo associato al percorso degli indirizzi (Caso 1), poi quello associato al percorso dei comandi (Caso 2). 27 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (4) Caso 1 (Percorso degli indirizzi, T acc =T ce ) 3 Indirizzi Indirizzi 7 Ai 8088 Memoria 3 csmem* CE* DEC Di Data-sheet (17): Dati Dati Data-sheet (6): T data valid = T CLAV (max) + T 373 +T DEC + T acc + T T DVCL (min) Ritardo indirizzi validi Ritardo latch indirizzi Ritardo logica decodifica Tempo d accesso memoria Ritardo transceiver dati Set-up registro MDR della CPU 28 14

15 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (5) Esempi A) Processore: MHz T CLCL = 125 ns, T CLAV (max)= 60 ns, T DVCL (min) = 20 ns Memoria: T acc =45 ns (data-sheet CY7C : t AA (max) = t ACE (max)= 45 ns ) Altri dispositivi presenti sul percorso degli indirizzi: T 373 = 18 ns (data-sheet LS373: t PHL (max) = t PLH (max)= 18 ns ) T ns (data-sheet 74AC112245: t PHL (max) = t PLH (max)= 9.5 ns ) T DEC = 30 ns (data-sheet PAL16L8 : t pd (max) = 30 ns ) (3+n) T CLCL T CLAV (max) + T 373 +T DEC + T acc + T T DVCL (min) (3+n) = 183 Soddisfatta per n=0 (375 > 183) 0 wait-state 29 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (6) B) Processore: MHz T CLCL = 125 ns, T CLAV (max)= 60 ns, T DVCL (min) = 20 ns Memoria: T acc = 250 ns Altri dispositivi presenti sul percorso degli indirizzi: T 373 = 18 ns (data-sheet LS373: t PHL (max) = t PLH (max)= 18 ns ) T ns (data-sheet 74AC112245: t PHL (max) = t PLH (max)= 9.5 ns ) T DEC = 30 ns (data-sheet PAL16L8 : t pd (max) = 30 ns ) (3+n) T CLCL T CLAV (max) + T 373 +T DEC + T acc + T T DVCL (min) (3+n) = 388 Soddisfatta per n=1 (500 > 388) 1 wait-state 30 15

16 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (7) Caso 2 (Percorso dei comandi, T oe ) MRDC* OE* 8088 Memoria Di Data-sheet (33): Dati Dati Data-sheet: (6) T data valid = T CLCL + T CLRL (max) + T oe + T T DVCL (min) Un clock: si attiva in T2 Ritardo attivazione Ritardo memoria rispetto ad OE* Ritardo transceiver dati Set-up registro MDR della CPU 31 Esempi Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (8) A) Processore: MHz T CLCL = 125 ns, T CLRL (max)= 100 ns, T DVCL (min) = 20 ns Memoria: T oe = 16 ns (data-sheet CY7C : t DOE (max) = 16 ns ) Altri dispositivi presenti sul percorso dei comandi: T ns (data-sheet 74AC112245: t PHL (max) = t PLH (max)= 9.5 ns ) (3+n) T CLCL T CLCL + T CLRL (max) + T oe + T T DVCL (min) (3+n) = 271 Soddisfatta per n=0 (375 > 271) 0 wait-state 32 16

17 B) Processore: MHz T CLCL = 125 ns, T CLRL (max)= 100 ns, T DVCL (min) = 20 ns Memoria: T oe = 60 ns Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (9) Altri dispositivi presenti sul percorso dei comandi: T ns (data-sheet 74AC112245: t PHL (max) = t PLH (max)= 9.5 ns ) (3+n) T CLCL T CLCL + T CLRL (max) + T oe + T T DVCL (min) (3+n) = 315 Soddisfatta per n=0 (375 > 325) 0 wait-state (se la memoria è quella dell esempio B) visto precedentemente, il caso peggiore è quello associato al percorso degli indirizzi, quindi il ciclo richiede comunque 1 wait-state ) 33 Calcolo degli stati di wait nel caso di cicli di lettura dalla memoria (10) In generale devono essere considerati entrambi i percorsi e la scelta del numero di stati di wait deve essere effettuata sulla base del caso peggiore. Conseguentemente, il calcolo degli stati di wait richiesti da un ciclo di lettura può essere effettuato determinando il valore minimo di n che rende vera la seguente relazione: { T CLAV (max) + T 373 +T DEC +T acc + T T DVCL (min) (3+n) T CLCL max TCLCL + T CLRL (max) + T oe + T T DVCL (min) 34 17

18 Esercizio Si consideri un sistema basato su 8088 dotato di 256K EPROM agli indirizzi alti (C0000H : FFFFFH), 160K RAM agli indirizzi bassi (0H : 27FFFH), dispositivi di I/O. Per le memorie si considerino le seguenti temporizzazioni: EPROM: T acc =240 ns, T oe =50 ns; RAM: T acc =200 ns, T oe =50 ns. 1) Si scrivano le espressioni dei CS* dei chip di memoria. 2) Si determini il numero di stati di wait necessari per gli accessi in lettura ad EPROM e RAM. 3) Si progetti il circuito per la generazione del nell ipotesi che, per le memorie, i cicli di scrittura richiedano lo stesso numero di stati di wait di quelli di lettura e che gli accessi ai dispositivi di I/O richiedano 3 stati di wait Forme d onda cicli di bus (1) 36 18

19 Forme d onda cicli di bus (2) 37 Temporizzazioni 8088 (1) 38 19

20 Temporizzazioni 8088 (2) 39 Temporizzazioni 8088 (3) 40 20

21 Schema base per il disegno dei progetti Schema soluzione compito Calcolatori Elettronici LA del BADR[0: ] BADR[0:19] +Vcc BA[x:19] MN/MX# INTA# INTR A[8:15] D[0:7] OE# LE 373 Q[0:7] CS# PAL 22 V10 out LIO/M# A[0: ] A[0: ] E0 R0 D[0:7] D[0:7] 8088 AS[16:19] IO/M# D[0:7] Q[0:7] 373 OE# LE RD# WR# A0 AD[0:7] CLK RES RD# WR# DT/R# DEN# D[0:7] OE# LE 373 Q[0:7] CS# 8259 INTA# INT D[0:7] IR RDY CLK RES A[0:7] 245 B[0:7] 8284 X1 F/C# 5 X2 ASYNC# CSYNC AEN1# AEN2# RDY2 RDY1 RES# +Vcc OE# DIR IORD# BD[0:7] IOWR# MEMRD# +Vcc CLR# CLK Shift register D Q0 Q1 Q2 Q3 Q4 MEMWR# Vedere il file sul sito schema_di_base_x_exe_8088.pdf 41 21