Sottosistema d ingresso uscita

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1 Lezione n.15 Sottosistema d ingresso uscita Le interfacce Sommario: Il sottosistema d ingresso/uscita (I/O) e le interfacce Gestione di un periferico a controllo di programma 1

2 Il sottosistema d ingresso/uscita detto più semplicemente I/O (Input/Output) permette la comunicazione del calcolatore con il mondo esterno. Fanno parte di questo sistema tutti i dispositivi usati dall utente per comunicare con la macchina, esempio il monitor, la stampante, la tastiera e il mouse. Questa categoria di dispositivi è conosciuta da tutti con il nome di unità periferiche. Ogni dispositivo d Input/Output è collegato al bus di sistema attraverso un interfaccia. Lo schema architetturale di principio per il sottosistema di I/O è il seguente ABUS (Address BUS o bus indirizzi) cpu DBUS (Data BUS o bus dati) LC (Line Control o linee di controllo) interfaccia interfaccia UP (Unità Periferica) UP UP Le interfacce svolgono il ruolo di adattatori in quanto hanno il compito di adattare il calcolatore con le unità periferiche. Il motivo è il seguente: I dispositivi periferici procedono per conto proprio (sono autonomi). Esempio: una stampante ha una propria velocità che è molto diversa (notevolmente inferiore) a quella della CPU. Bisogna allora appoggiare temporaneamente i dati provenienti dalla CPU da qualche parte per consentire alla stampante di andare in uno stato di pronto a stampare. Questo compito spetta all interfaccia. Non solo, anche i comandi delle periferiche vengono momentaneamente appoggiati nelle interfacce. Riepilogando si ha dunque: I dispositivi procedono in modo asincrono rispetto alla CPU (hanno diversa velocità). L interfaccia deve fornire dunque: o Un appoggio temporaneo per i dati trasferiti o Un appoggio per i comandi alla periferica (es: comando di stampa per la stampante) o Stato della periferica (se la stampante è pronta a stampare o no) 2

3 Vediamo cosa c è nell interfaccia Calcolatori Elettronici Interfaccia Ad un lato dell interfaccia vi è la CPU, mentre dall altro lato vi è la periferica. interfaccia DREG CPU SREG periferica CREG L interfaccia è costituita da tre registri: 1. DREG: registro dati dove vanno a finire temporaneamente le informazioni/dati scambiate/i. Ricorda che la CPU e la periferica si scambiano informazioni tramite l interfaccia. 2. SREG: è il registro di stato che permette di conoscere lo stato della periferica; la stampante è disponibile oppure è occupata? 3. CREG: è il registro di comando attraverso il quale la CPU dice al periferico cosa fare. Nel caso di una stampante gli dirà di stampare. Nel caso di un nastro magnetico il comando può essere: salto un record, salta un file, posizionati in testa e cosi via. Lettura e scrittura nei registri Ad ogni registro è associato un indirizzo. Il riconoscimento dell indirizzo determina la selezione del relativo registro. Occorre dunque riconoscere l indirizzo del registro dell interfaccia in modo da selezionarli leggendoli o scrivendoli. Si usa, in particolare per i dati, il termine porta per indicare un registro, perché è il punto dove passano i dati che vanno dal periferico al PC o viceversa. 3

4 Spazio di I/O Lo spazio indirizzi di I/O è disgiunto (distinto) dallo spazio degli indirizzi di memoria. In pratica, così come c è lo spazio di memoria, che è l insieme delle locazioni di memoria che il calcolatore può vedere, c è uno spazio/insieme dei registri (porte) che il calcolatore può vedere. Ci sono due modi per rendere questi due spazi disgiunti: Memory Mapped I/O o Input/Output mappato in memoria I/O mapped I/O o Input/Output mappato in I/O, cioè fuori dalla memoria Memory mapped I/O Ci sono architetture che non prevedono specifiche istruzioni d input/output, ma prevedono solo istruzioni d accesso alla memoria, vale a dire di lettura/scrittura dall esterno. In queste architetture uno spazio di memoria è riservata/dedicata ai registri di I/O, ossia c è uno spazio degli indirizzi riservato ai registri d input/output. Il PDP 11 e in generale le macchine RISC hanno questa caratteristica. I/O mapped I/O Ci sono delle architetture dotate di specifiche istruzioni d input/output: generano segnali di controllo che le differenziano dalle istruzioni che indirizzano la memoria (cioè le istruzioni di lettura e scrittura in memoria) o I/O write command o I/O read command Quando si legge un registro di I/O si specifica un indirizzo (specifica il registro dell interfaccia interessato all operazione) e sì da il comando di lettura del periferico che è differente dal commando di lettura dalla memoria. L architettura 8086 (intel) prevede istruzioni di I/O, in pratica l architettura usa la tecnica dell I/O mapped I/O. Architettura 8086 (intel) L architettura 8086 (intel) ha due modi di funzionamento: modo minimo e modo massimo e prevede per entrambe i modi particolari istruzioni di I/O. In modo di funzionamento minimo, le istruzioni di I/O sono IN e OUT che specificano rispettivamente un operazione di trasferimento dal periferico alla CPU e un operazione di trasferimento dalla CPU al periferico. Esempio: IN AL, PORTA : porta nel registro AL della CPU il contenuto del registro PORTA che è un registro dell interfaccia OUT 070H, AL: trasferisce nella porta d indirizzo 70 il contenuto del registro AL 4

5 L operazione di IN è un operazione di trasferimento dal periferico alla CPU (lettura da una porta di I/O). L operazione di OUT è un operazione di trasferimento dalla CPU all interfaccia ( è un operazione di scrittura di una porta (registro)). Abbiamo dunque che l architettura 8086 possiede un organizzazione degli indirizzi di I/O del tipo I/O mapped I/O. Per creare i comandi di lettura e scrittura associati al periferico la CPU utilizza tre piedini distinti indicati con i seguenti nomi: M / IO : se questo piedino è a livello logico alto viene identificata un operazione di lettura o scrittura in memoria principale. Se il piedino è a livello logico basso si tratta invece di un operazione di lettura o scrittura in I/O. Si dice che il piedino di I/O è asserito basso. In sintesi il segnale M/IO permette l indirizzamento di una cella di memoria oppure di un registro di I/O. RD : è il comando di read, che per convenzione si suppone asserito basso ( attivo a livello logico basso). Quindi quando il piedino è asserito basso si ha un operazione di lettura che sarà in I/O se anche I/O è asserito basso. WR: è il comando di write anch esso asserito basso. Naturalmente sul bus degli indirizzi (ABUS) è stato messo l indirizzo della porta se l operazione riguarda la periferica. Struttura logica M/IO IORC RD IOWC MRC WR MWC 5

6 Decodifica degli indirizzi Le porte che compongono l interfaccia devono poter essere indirizzate. In generale la CPU pone sul bus indirizzi un indirizzo che potrà essere un indirizzo relativo ad una cella di memoria, oppure ad un interfaccia che verrà interessata da un operazione di lettura ( se la CPU vuole leggere da un registro dell interfaccia) o da un operazione di scrittura se la CPU vuole spedire un dato che dovrà essere immagazzinato nel registro dati dell interfaccia stessa. L interfaccia in base all indirizzo che legge dal bus si accorge se l indirizzo è il suo oppure appartiene ad un'altra interfaccia. Consideriamo un semplice esempio d indirizzamento di un interfaccia: Per indirizzare un interfaccia di I/O vengono usate 8 linee d indirizzo (8 bit) Supponiamo di voler indirizzare un interfaccia che abbia due porte (due registri) a cui sono associati gli indirizzi F2 e F3 (indirizzi esadecimali) Lo schema a livello logico che descrive il funzionamento è il seguente: A7 A3 A6 A1 A5 A2 A0 SEL SEL0 PORD P1WR IORC I0WC SEL1 P1RD P0WR Le linee da A1 ad A7 sono 7 linee d indirizzo. L ottava linea d indirizzo è la linea A0 che va in ingresso ad una porta OR ed ad un inverter. Il bit A0 serve come selettore dell indirizzo, ossia se A0=0 allora si seleziona il primo indirizzo cioè F2, mentre se A0=1 viene selezionato il secondo indirizzo cioè F3. Il segnale SEL in uscita dalla porta NAND è asserito basso. Esso andrà a livello logico basso solo quando in ingresso alla NAND compare uno dei due indirizzi esadecimali che identificano una delle due porte. Infatti, solo quando A7-A1 corrispondono ad una delle due sequenze binarie seguenti: : identifica l indirizzo F : identifica l indirizzo F3 6

7 il segnale SEL in uscita dalla NAND è asserito. Ora il fatto che venga selezionata la porta 0 (PO) o la porta 1 (P1) dipende dal valore del bit A0. Con A0 si costruiscono allora due segnali SEL 0 e SEL 1 che permettono quando sono a livello logico basso (asseriti bassi) di selezionare una delle due porte. Se SEL =0 e A0=0 allora SEL0 è basso (asserito) e quindi viene selezionata la porta PO. All interno della porta P0 verrà selezionato un comando di lettura PORD se il comando IORC è basso (asserito basso), altrimenti se IORC è disasserito (alto) ed è basso (asserito) il segnale di scrittura IOWC, verrà attivato il segnale di scrittura nella porta PO ossia POWR. La selezione della porta 1 avviene quando SEL=0 e A0 =1. In tal caso SEL1=0 (asserito) mentre SEL0=1 (disasserito) e quindi se IORC=0 viene abilitata la lettura P1RD sulla porta P1, altrimenti se è attivo IOWC viene abilitata la scrittura, cioè il segnale P1WR è attivato. Questa è la tecnica di selezione di un interfaccia con due registri (porte Po e P1). Configurazione di un interfaccia Spesso in un interfaccia si vuole consentire al sistemista di fissare l indirizzo dell interfaccia stessa al momento dell installazione. Una possibile tecnica per la scelta dell indirizzo è la seguente: VCC SEL A7 A6 A0 Facciamo decodificare le linee da A0 ad A6 tramite la porta NAND. Se l interruttore è aperto il primo ingresso della XOR è a livello logico 1 e quindi solo se A7=0 in uscita dalla XOR si ha 1. In questo modo SEL sarà basso se tutti i bit da A0 ad A6 sono a 1. L indirizzo selezionato sarà dunque A7-A0= che in esadecimale corrisponde a 7F. Quando invece l interruttore è chiuso viene selezionato l indirizzo FF in quanto in uscita dalla XOR si ha 1 solo se A7=1 essendo l altro ingresso della XOR a livello 0. 7

8 Porta d ingresso Nella forma minima una porta d ingresso richiede solo dei buffer, che permettono di far passare o no i dati dalla periferica verso il bus dati. Lo schema rappresentativo è il seguente: Il segnale OE permette di abilitare il passaggio dei dati dalla periferica verso il bus dati (DBUS). Se OE=0 (non asserito) allora il buffer è in alta impedenza ed i dati non passano (il buffer è interdetto). Se OE=1 il buffer entra in conduzione e lascia quindi passare i dati dal periferico verso il DBUS, dati che si rendono quindi disponibili per la CPU. Questa è un operazione di lettura dal periferico. Porta d uscita La realizzazione di una porta d uscita richiede solo dei flip flop che hanno il compito di memorizzare il dato proveniente dalla CPU e diretto verso il periferico e di mantenerlo fino al prossimo colpo di clock. Questo memorizzazione temporanea del dato è necessaria in quanto il periferico impiega un pò di tempo a prendere il dato dal bus dati. I periferici sono normalmente più lenti rispetto alla CPU e procedono in modo autonomo. Si richiede quindi qualche meccanismo di sincronizzazione. Le tecniche di gestione dei periferici sono tre: A controllo di programma (I/O programmato) Sotto controllo d interruzione (Interrupt) Tramite DMA o con processori di I/O 8

9 Gestione a controllo di programma Per descrivere il problema si fa riferimento al caso di un operazione d uscita come per esempio il trasferimento di un blocco di dati verso un periferico (es. stampante). Si vuole realizzare l interfaccia d uscita. Che cosa dovrà contenere tale interfaccia? Ci sono il bus indirizzo (ABUS) e il bus dati (DBUS) attraverso il quale arriva il dato da mandare all esterno cioè sulla linea dati (verso la periferica). Il registro DREG permette di poggiare temporaneamente i dati. Il registro SREG serve come registro di stato che ci dice: guarda che la stampante è libero oppure è occupata. In pratica esso è un pseudoregistro perché basta un solo bit per identificare lo stato della stampante (per esempio: 1 occupata; 0 libera). Questo registro viene ripetutamente testato dalla CPU nella tecnica di POLLING. Il comando DAV è un comando diretto al periferico che lo informa che il dato è presente sul registro DREG ed è pronto ad essere letto. Il comando DAC costituisce la risposta del periferico che informa la CPU sul suo stato. Attraverso questo segnale il periferico informa la CPU che è pronto a ricevere un nuovo carattere oppure no. IOWC e IORC sono rispettivamente i comandi di scrittura e di lettura in I/O. In particolare il segnale IORC è un comando che permette alla CPU di leggere lo stato della stampante dal registro SREG attraverso il bus dati. Vediamo ora una possibile realizzazione dell interfaccia d uscita. 9

10 Descrizione del funzionamento: Supponiamo che la CPU trasmetta un dato verso la stampante. Questo dato è sul bus dati e va in ingresso al flip flop D (DREG) che agisce da registro dati. In realtà non sarà un unico flip flop ma 8 flip flop che consentono di memorizzare gli 8 bit proveniente dal bus dati. Naturalmente la linea SEL sarà asserita (asserita bassa) in quanto stiamo supponendo che l interfaccia relativa alla stampante sia già stata selezionata ( è stato selezionato l indirizzo della stampante). Poiché si sta eseguendo un operazione di scrittura (operazione di output) sarà attivo a livello 0 anche IOWC. Questo comporta che anche il segnale PW sia a livello logico 0 (attivo) e questo non fa altro che attivare il clock del FF DREG. Essendo attivato il clock questo determina la memorizzazione del dato prelevato dal DBUS. Essendo PW=0 questo pilota anche il segnale di DAV che informa la periferica (stampante) che il dato è pronto per essere letto. Non solo, anche il clock del FF SFF viene attivato dal segnale PW e questo comporta la memorizzazione del valore 1 nel FF che identifica lo stato della stampante (stampante occupata). Quando la CPU vuole leggere lo stato della stampante mette a livello logico basso il comando di lettura IORC che porta PR a livello basso essendo SEL=0. In questo modo il buffer di stato entra in conduzione e il valore 1 memorizzato nel FF SFF viene posto sul bus dati e letto dalla CPU. Essendo quindi il bit posto a 1 la CPU si accorge che la stampante è occupata. Quando la stampante ha terminato ed è pronta a ricevere un nuovo carattere mette basso il segnale DAC che resetta il FF SFF portando Q=0. Se ora la CPU legge lo stato della stampante mettendo basso IORC, il buffer entra in conduzione e il valore 0 che identifica lo stato di libero della stampante viene posto sul bus dati e letto dalla CPU che quindi può mettere un nuovo dato sul bus dati. Con questa tecnica è necessario che la cpu vada a leggere (testare) continuamente lo stato della periferica. La tecnica a controllo di programma è una tecnica inefficiente perché nessun altra attività viene svolta dal processore durante la routine di servizio del periferico. L unica cosa che fa la cpu è quella di osservare lo stato della periferica. Durante la routine di servizio la cpu è inattiva (ferma). P rappresenta il programma chiamante. Ad un certo punto P viene interrotto per eseguire la routine di servizio e solo al termine della routine, il controllo ritorna al programma chiamante P. Esempio: La CPU esegue 100 milioni d istruzioni al secondo Il periferico stampa 100 caratteri al secondo ovvero un carattere ogni 10 msec Tra carattere e carattere la CPU avrebbe tempo di eseguire istruzioni Ci deve essere quindi un meccanismo di gestione di I/O differente. 10