Calcolatori Elettronici

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1 Esercitazione 2 I Flip Flop 1. ual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano direttamente le uscite c. Il latch ha le uscite sincrone d. Il latch commuta sul fronte di salita del segnale clock La risposta corretta è la b In un latch asincrono la commutazione delle uscite può avvenire solo in corrispondenza di una variazione degli ingressi. In un latch asincrono non c è segnale di clock e neanche segnale di abilitazione. Se è presente un segnale di abilitazione, un eventuale cambiamento degli ingressi influenza le uscite solo se il segnale di abilitazione è attivo (latch sincrono). In un Flip Flop invece la commutazione delle uscite avviene in corrispondenza di un impulso di clock. Il clock agisce da segnale di sincronizzazione. 2. Il latch SR a porte NOR non accetta la condizione: a. S=0, R=0 b. S=1, R=1 c. S=0, R=1 d. S=1, R=0 La risposta corretta è la b La configurazione SR=11 non è ammessa in quanto pone le uscite e negato allo stesso stato logico e precisamente allo stato logico 0, contro l ipotesi di funzionamento normale in cui le due uscite devono essere una il complemento dell altra. Inoltre, se si portano conraneamente i due ingressi dallo stato 1, allo stato logico 0, le due uscite iniziano ad oscillare tra 01 e 10 dando luogo ad una situazione di instabilità (stato indefinito). uesta oscillazione da 01 a 10 dipende da dai tempi di commutazione delle porte (variando gli ingressi conraneamente non si sa quale delle due porte NOR commuta prima). A seconda che commuti prima una porta, oppure l altra, si ha in uscita 01 oppure 10. In fase di progetto occorre evitare che gli ingressi del latch assumano conraneamente il valore 1. Autore: Luca Orrù 1

2 3. Il segnale di clock è un comando di sincronismo per: a. Il reset del Flip Flop b. Il set del Flip Flop c. La commutazione dell uscita d. La memorizzazione del dato La risposta corretta è la c I flip flop con ingresso di clock sono chiamati FF sincroni proprio perché le uscite commutano esclusivamente in corrispondenza di un impulso di clock (CK=1) o durante una transizione del clock (per esempio da 0 a 1). Una variazione degli ingressi non provoca alcuna variazione delle uscite finché non arriva il prossimo impulso di clock. 4. Si consideri un Flip Flop di tipo D: quale delle seguenti affermazioni è vera? a. Ad ogni colpo di clock il valore memorizzato viene complementato b. Ad ogni colpo di clock viene memorizzato il valore presente sull ingresso D c. Ad ogni colpo di clock il valore memorizzato viene complementato se sull ingresso D è presente il valore 1, lasciato inalterato altrimenti d. Ad ogni colpo di clock viene testato il valore degli ingressi S ed R: se questi valgono entrambi 1 viene memorizzato il valore 1 La risposta corretta è la b Se il clock è basso viene mantenuto lo stato precedente mentre quando il clock passa a livello logico alto il dato presente sull ingresso D viene memorizzato. 5. Si consideri un Flip Flop di tipo T: quale delle seguenti affermazioni è vera? a. Ad ogni colpo di clock il valore memorizzato viene complementato b. Ad ogni colpo di clock viene memorizzato il valore presente sull ingresso T c. Ad ogni colpo di clock il valore memorizzato viene complementato, se sull ingresso T è presente il valore 1, lasciato inalterato altrimenti d. Ad ogni colpo di clock viene testato il valore degli ingressi S ed R: se questi valgono entrambi 1 viene memorizzato il valore 1 La risposta corretta è la c E il complementare del FF D poiché prende in considerazione solo le situazioni in cui =K. Se T=0 l uscita non cambia mai pur in presenza degli impulsi di clock; se T=1 l uscita cambia di stato ad ogni impulso di clock Autore: Luca Orrù 2

3 6. Si consideri un Flip Flop di tipo Master-Slave: quale delle seguenti affermazioni è vera? a. La commutazione delle uscite si ha durante il fronte di salita del clock b. La commutazione del primo FF avviene durante il fronte di salita del clock e la commutazione del secondo FF avviene durante il fronte di discesa del clock c. La commutazione del primo FF avviene durante il fronte di discesa del clock e la commutazione del secondo FF avviene durante il fronte di salita del clock d. Nessuna delle risposte precedenti La risposta corretta è la b Un Flip Flop master-slave è realizzato connettendo due flip flop in cui il primo flip flop (master), commuta durante il fronte di salita del clock e il secondo FF (Slave) commuta durante il fronte di discesa del clock, vale a dire quando il clock passa da 1 a Assegnato un Latch SR a porte NOR, tracciare il diagramma rale delle uscite e negato conoscendo l andamento degli ingressi S ed R. Si supponga inizialmente p=1. S reset R memoria set memoria Autore: Luca Orrù 3

4 8. Assegnato un Flip Flop di tipo D, tracciare il diagramma rale delle uscite e negato conoscendo l andamento dell ingresso D e del segnale di clock. Si supponga inizialmente p=0. D In corrispondenza di un impulso di clock viene trasferito in uscita il valore presente sull ingresso D. Se D=1 allora =1 e se D=0 allora =0. 9. Un FF D è collegato come in figura; inizialmente l uscita =1. Come cambia al variare del clock? CK D FF D Autore: Luca Orrù 4

5 =D 10. Agli ingressi di un Latch SR vengono applicati in successione i seguenti livelli: S=1, R=0, S=0 e R=0. L uscita assume il livello? a. = 0 b. = 1 c. = indeterminato d. = stato precedente La risposta corretta è la b La configurazione SR=10 produce lo stato di set ovvero forza l uscita =1. La successiva configurazione SR=00 corrisponde ad uno stato di memoria, per cui lo stato precedente viene conservato (=1) 11. Il latch SR a porte NAND non accetta la condizione: a. S=0, R=0 b. S=1, R=1 c. S=0, R=1 d. S=1, R=0 La risposta corretta è la a Il latch SR a porte NAND si comporta in maniera complementare rispetto al latch SR a porte NOR. uando SR=00 le uscite del latch vanno entrambi nello stato logico 1 contro l ipotesi di funzionamento normale in cui le due uscite devono essere una il complemento dell altra. Autore: Luca Orrù 5

6 12. Per trasformare un Flip Flop K in un Flip Flop D è necessario: a. Collegare con k b. Collegare con k tramite una NOT c. Collegare K al clear d. Non è possibile tale trasformazione La risposta corretta è la b. Il Flip Flop D ammette in ingresso le sole configurazioni =1 k=0 e =0 e K=1 e questo viene realizzato collegando i due ingressi tramite una NOT D clock K 13. Assegnato un Flip Flop di tipo T, tracciare il diagramma rale delle uscite e negato conoscendo l andamento dell ingresso T e del segnale di clock. Si supponga inizialmente p=0. T Autore: Luca Orrù 6

7 14. Un FF K è collegato come in figura. uando gli impulsi di clock vengono inviati all ingresso: a. L uscita cambia stato ad ogni impulso di clock b. L uscita resta bloccata a 0 c. L uscita resta bloccata a 1 d. L uscita cambia stato ogni due impulsi di clock +Vcc CK K FF K La risposta corretta è la a. Il funzionamento del FF K è descritto dalla seguente tabella degli stati. Nella tabella sono evidenziate le due sole configurazioni possibili. K CK t+1 X X 0 t t t Si suppone che lo stato iniziale sia =0. Lo stesso risultato si ottiene se lo stato iniziale è =1. Si può notare, osservando l andamento rale, che cambia di stato ad ogni impulso di clock Autore: Luca Orrù 7

8 =1 =K 15. Un Flip Flop K è collegato come in figura. Dopo un impulso di clock l uscita si porta a 0; qual era il livello logico di prima che arrivasse l impulso di clock? +Vcc CK 1 K FF K a. 1 b. 0 c. oscillava tra 0 e 1 d. impossibile da determinare La risposta corretta è la d. Sia che il Flip Flop, prima che arrivi l impulso di clock, si trovi nello stato 0 o nello stato 1, l uscita al primo colpo di clock va a livello logico 0. Autore: Luca Orrù 8

9 K CK t+1 X X 0 t t t K=1 = = Se p=0 allora al primo colpo di clock si ha in ingresso K=01 che mantiene l uscita =0 (stato di reset). Al successivo colpo di clock abbiamo sempre la configurazione K=01 che mantiene bloccata l uscita =0 (andamento rale in rosso). Se invece p=1 allora al primo colpo di clock gli ingressi sono K=11 e quindi il FF commuta allo stato complementare ossia passa da 1 a 0 ( andamento rale in verde). uindi lo stato logico 0 viene comunque raggiunto in entrambi i casi, per cui non possiamo dire quale era lo stato precedente, ovvero risposta d. Autore: Luca Orrù 9

10 16. Se il Flip Flop del quesito precedente si trova inizialmente nello stato 0, come si comporta? a. Rimane bloccato b. Da FF-T c. Da FF-D d. Non è più un Flip-Flop La risposta corretta è la a Il Flip Flop rimane bloccato allo stato logico 0 Si veda il diagramma rale in rosso dell esercizio precedente. 17. Per trasformare un Flip Flop K in un Flip Flop T è necessario: a. Collegare con k b. Collegare con k tramite una NOT c. Collegare al preset d. Non è possibile tale trasformazione La risposta corretta è la a T CK K T K t t t Autore: Luca Orrù 10

11 18. Il circuito di figura è un Flip Flop:? a. Tipo D b. Tipo T c. Tipo K d. Tipo SR A S E B R E = ingresso di abilitazione (enable) La risposta corretta è la a Il funzionamento è infatti descritto dalla seguente tabella della verità E p p S R a Se l enable è basso (E=0) indifferentemente dallo stato precedente del flip flop, gli ingressi SR sono entrambi al livello logico 0, in quanto le uscite delle due porte AND sono a 0. Ma se il FF SR ha in ingresso SR=00, allora questo è uno stato di memoria per cui in uscita si ha lo stato precedente (a=p) Se E=1, allora se lo stato precedente è p=0, la porta A ha uscita 1 e la porta B ha uscita 0 e quindi SR=10 e a=1 in quanto il FF è in stato di set. Se E=1 e lo stato precedente è p=1 allora la porta A ha uscita 0 e la porta B ha uscita 1, per cui il FF ha SR=01 e quindi stato di reset che porta l uscita a=0 Il funzionamento è proprio quello di un FF D con ingresso di abilitazione (vedi tabella degli stati seguente). Autore: Luca Orrù 11

12 E S R a 0 X X p uale funzione svolge il circuito di figura? a. Generatore di sequenze binarie b. Generatore di codice BCD c. Generatore di impulsi complementati d. Generatore di impulsi sfalsati +Vcc A +Vcc K B La risposta corretta è la d Il Flip Flop K ha in ingresso sempre la configurazione 11 per cui ad ogni colpo di clock l uscita commuta al valore complementato dello stato precedente Si ricorda che la tabella degli stati di un FF K è la seguente: CK K a 0 x x p p p Autore: Luca Orrù 12

13 Il diagramma rale è dunque il seguente =K A B 20. Si consideri un Flip Flop di tipo K con K=11 in modo permanente ( collegato a Vcc e K collegato anch esso a Vcc): quale delle seguenti affermazioni è vera? a. L uscita rimane bloccata a 1 b. L uscita rimane bloccata a 0 c. La configurazione 11 non è ammessa d. Il FF K cambia di stato ad ogni impulso di clock La risposta corretta è la d Autore: Luca Orrù 13