Flip flop: tempificazione latch ed edge-triggered

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1 Corso di Calcolatori Elettronici I A.A Flip flop: tempificazione latch ed edge-triggered Lezione Università degli Studi di Napoli Federico II Facoltà di Ingegneria

2 I flip flop - 1 Generalità Elementi fondamentali (semplici reti sequenziali) per la memorizzazione per la costituzione di registri per la costruzione di reti sequenziali Memorizzano un bit avendo in uscita 2 stati stabili stato di SET, o alto, o stato "l : Q=1, Q=0; stato di RESET, o basso, o stato "0 : Q=0, Q=1 Hanno in ingresso diversi segnali da cui traggono il nome, p.e. R,S; flip-flop RS D; flip-flop D T; J,K: flip-flop T, flip flop JK

3 I flip flop - 2 Tempificazione Flip-flop abilitato (o sincronizzato): possiede un segnale di ingresso, A, che ne abilita il funzionamento Un flip-flop abilitato può essere: Latch:cattura gli ingressi sempre che sia A=attivo (p.e. A=1) Edge triggered: cattura gli ingressi in corrispondenza di una variazione di A (fronte di salita:0 1, o di disceso 1 0) Latch Edge A A 3

4 I flip flop - 3 Struttura Un Flip-flop è caratterizzato da. Struttura interna, che può essere di una rete asincrona (vedi esempio di RS) o sincrona (vedi in seguito). Una equazione di stato, che (al di là della struttura) indica l uscita seguente in funzione dell uscita precedente e degli ingressi.

5 I flip flop - 4 Flip-flop A memorizzazione dell ingresso (RS, D) A commutazione (T, JK) Misti

6 Esempio: Flip-flop RS Memorizza un bit di informazione Ingressi impulsivi à mai alti contemporaneamente Vincolo RS=0 Impulso su S (set) à Q=1,!Q=0 Impulso su R (reset) à Q=0,!Q=1 Per R=S=0 mantiene l uscita precedente Escluse transizioni RS =...à 00à 01à 10à 00 (alee multiple)

7 Flip flop RS fondamentale Descrizione comportamento Dati tre ingressi R,S e Qp Equazione di stato

8 Flip flop RS fondamentale

9 Retroazione:durata del segnale

10 Flip-flop RS: analisi del funzionamento y 0 y 0 y 1 y 1 10

11 Flip-flop RS: stati stabili e transizioni RS y 0 y

12 Flip-flop RS: tempificare durata dell input Le NAND hanno un ritardo di 4 unità di tempo Gli impulsi in ingresso hanno durata 10 unità di tempo

13 Che succede per tempificazione errrata? o o o Si parte da stato 10 sotto ingessi RS=00 Ritardo di porte = 4 unità di tempo τ Input d=5 τ (errore di progetto) Tra 5τ e 8τ lo stato è 00, sotto l ingresso RS=00 La macchina comincia ad oscillare tra gli stati 00 e 11 sotto l ingresso RS=00

14 Flip-flop RS: tempificare durata dell input RS = 00 à 01 à 00 Stato = 10 à 00 à.. à 11 à 00 à 11 à La macchina non ha il tempo di spostarsi sul nuovo stato stabile y 0 y 1 RS

15 Un RS abilitato con tempificazione latch Possibile realizzazione di un flip-flop RS abilitato con tempificazione di tipo latch a partire da un RS asincrono

16 I segnali elettrici come funzioni del tempo Un segnale elettrico è una tensione variabile nel tempo Vdd Vdd/2 0 I segnali binari sono rappresentati tipicamente mediante due livelli di tensione di un segnale elettrico Vdd t Vdd/2 0 t

17 I segnali elettrici come funzioni del tempo Il segnale binario è un segnale variabile con continuità In un intervallo di tempo t=t 1 -t 0 il segnale assume infiniti valori, corrispondenti agli infiniti istanti tra t 0 e t 1 Si ricorre al concetto di tempo discreto in cui il numero di istanti discreti in un intervallo t=t 1 -t 0 è finito Vdd Vdd/2 0 1 t 0 t

18 Il segnale di clock Il valore del segnale elettrico viene letto o campionato in istanti determinati Gli istanti in cui deve essere campionato il segnale elettrico sono scanditi da un apposito segnale detto clock Un clock ha le seguenti caratteristiche: E un segnale binario E un segnale periodico Spesso nei sistemi digitali, tutti i componenti con memoria (flip-flop e memorie) leggono gli ingressi nello stesso istante, scandito dal segnale di clock 1 Fronte di discesa 0 Fronte di salita Periodo

19 Il concetto di tempo Nel periodo T CK, o ciclo di clock, il segnale assume: Il valore logico 1 per un tempo T H Il valore logico 0 per un tempo T L Il rapporto T H / T CK è detto duty-cycle Il passaggio dal valore 0 al valore 1 è detto fronte di salita Il passaggio dal valore 1 al valore 0 è detto fronte di discesa In genere, uno o entrambi i fronti del clock attivano i componenti con memoria (flip-flop e memorie) 1 0 Fronte di salita Fronte di discesa T L T H Periodo T CK

20 Clock ideale impulsivo su fronte

21 Clock a più fasi

22 Problemi di tempificazione con i Latch D Q Y Clock C Q Clock Y

23 Tempificazione edge triggered

24 RS: sincronizzazione latch ed edge triggered R Q RS stati i S Q A a) A=0 A= Q q 0 q 0 q 0 -- q 0 q 0 q 1 -- q 0 0 q 1 q 1 q 1 -- q 1 q 1 q 1 -- q 0 1 b) Latch RS stati i A=0 A= Q q 00 q 00 q q 00 q 00 q q 00 q 01 q 00 q q 00 q 00 q q 00 q 10 q 11 q q 10 q 11 q q 00 q 11 q 11 q q 10 q 11 q q 11 A variazione del fronte (edge-triggered) 0 1

25 Un RS sincronizzato edge-triggered RS stati i A=0 A= Q q 00 q 00 q q 00 q 00 q q 00 q 01 q 00 q q 00 q 00 q q 00 0 S R A q 10 q 11 q q 10 q 11 q q 00 q 11 q 11 q q 10 q 11 q q 11 1 q 00 q 01 q 11 q 11 q 11

26 RS edge-triggered Possibile realizzazione di un flip-flop RS sincronizzato edge-triggered sul fronte di salita: quando A=0, il latch di sinistra cattura il segnale su R o su S e appena A passa da 0 ad 1 (fronte di salita), y2 è ricopiato in y1=q mentre gli ingressi del latch di sinistra restano neutri lasciandolo bloccato

27 Flip flop D D Q Q A a) Equazione di stato: Q = AD + AQ p

28 Flip flop D D A stati i D A=0 A= Q q 0 q 0 q 0 q 0 q 1 0 q 1 q 1 q 1 q 0 q 1 1 a) Q Q D stati i A=0 A= Q q 00 q 00 q 01 q 00 q 00 q 01 q 00 q 01 q 00 q 11 q 10 q 10 q 11 q 00 q 11 q 11 q 10 q 11 q 11 q latch b) c) edge

29 Flip flop D D stati i A=0 A= Q q 00 q 00 q 01 q 00 q 00 q 01 q 00 q 01 q 00 q 11 0 D A q 00 q 01 q 11 q 11 q 10 q 10 q 10 q 11 q 00 q 11 q 11 q 10 q 11 q 11 q 11 1 c)

30 Flip-flop D: realizzazione come latch Di concezione semplice, si realizza con RS S = AD R = AD

31 Registri Registro parallelo-parallelo a 4 bit D0 D1 D2 D3 D Q D Q D Q D Q /Q /Q /Q /Q Clock Q0 Q1 Q2 Q3 bistabile

32 Registri Registro serie-serie a 4 bit (Shift Register) D D Q D Q D Q D Q Q /Q /Q /Q /Q Clock

33 Registri a scorrimento In Out c F 1 F 2 F N- 1 F N In P-Out S-Out c F 1 F 2 F N- 1 F N

34 Trasferimento seriale Out F 1 F 2 F N- 1 F N c In F 1 F 2 F N- 1 F N

35 Trasferimento parallelo F 1 F 2 F N-1 F N c P-Out à P-In F 1 F 2 F N- 1 F N

36 Contatori Un Contatore modulo n (mod n) è una macchina che ha: N stati di uscita ordinati u : fissato un criterio per ritenere u i >u j si suppone u i >u j per i > j (u 0 stato iniziale e u n-1 stato finale Un ingresso di conteggio che quando presente provoca la variazione dell uscita da u i a u i+1 per i diverso da n-1 e da u n-1 a u 0 per i = n-1 E detto mod n in quanto se, a partire dall uscita u i, si applica una sequenza di ingresso contenente r volte il valore di conteggio c, il contatore finirà nello stato u k, con k = (i + r) mod n

37 Contatori Ulteriori classificazioni sui contatori: Contatore binario: la sequenza delle uscite è codificata in aritmetica binaria Contatore decimale: n = 10 e le uscite sono un codice per la rappresentazione delle cifre decimali Contatore a crescere e a decrescere

38 Contatori Oltre alle uscite di conteggio un contatore può disporre di altre uscite, dette uscite divisore: si presenta in uscita con un periodo che è n volte il periodo del valore di conteggio Oltre agli ingressi fondamentali, un contatore può possedere ingressi ausiliari: Ingresso di reset (u = u 0 ) Ingressi che settano il valore di n Ingressi che selezionano la modalità di conteggio (crescere o a decrescere) Ingresso di preset o load, che pone il contatore in uno stato definito dall esterno

39 Bus I bus rappresentano insiemi di linee elettriche che collegano diverse parti di un sistema digitale Esempi di bus sono essere le linee che collegano le uscite di alcuni registri agli ingressi di altri, come nella figura sottostante reg 01 reg 02 reg 03 reg 04

40 Trasferimento dati su bus unico Trasferimento da bus a registro (caricamento di un registro) si effettua abilitando il registro in lettura attraverso un apposito segnale di abilitazione Trasferimento da registro a bus (caricamento da un registro) si effettua collegando il registro al bus di uscita, attraverso un multiplexer o una porta di trasmissione (buffer tristate) c c R R A A

41 Porte di parola Parola: Vettore di bit V = {v o, v 1,, v n } Porta di parola: αv à αv i i=1,, n

42 AND tristate Quando l abilitazione α è alta, l uscita è collegata all ingresso. Quando α è bassa, l uscita è in alta impedenza, ovvero non influenza il valore elettrico del segnale di uscita In tal caso, sull uscita potrà quindi essere collegato qualsiasi altro circuito senza interferenze elettriche È la tecnica più diffusa per realizzare il collegamento di diverse "sorgenti" (ad es. registri) verso un bus comune α Buffer tristate con abilitazione 0-attiva α Buffer tristate invertente

43 Abilitazione di un bus Un buffer tristate è anche rappresentato come una porta di trasmissione (vedi figura a destra) Può essere usato per multiplexare su un unica uscita segnali provenienti da diverse sorgenti Ad esempio, nella figura a destra il buffer tristate collegato ad A è attivo, mentre gli altri sono disattivati, ovvero posti in alta impedenza in modo da non interferire elettricamente con la linea comune di uscita A B C Y = ax X α 1 0 Y A NOTA: solo un buffer può essere attivo in un dato istante 0

44 OR di bus Connessione delle sorgenti, ciascuna sostenuta da un buffer tristate A B α Y Realizza il collegamento di più registri in uscita verso un bus X β ξ

45 Bus bidirezionali Le due porte non devono mai essere attivate contemporaneamente!!

46 Trasferimento dati con due bus Consente trasferimenti in parallelo

47 Flip-Flop a commutazione un valore di ingresso provoca la commutazione dello stato piuttosto che indicarne esplicitamente il valore due tipi T: ha solo l ingresso di commutazione JK: analogo all RS, con ingressi JK=11 corrispondenti all ingresso di commutazione

48 Flip-Flop T T Q Q Equazione di stato: Q = Q p T + Q a) p T La macchina che implementa questo funzionamento deve essere necessariamente asincrona o sincrona impulsiva

49 Flip-Flop T stati i T attivo Q q 0 q 1 0 Flip-flop T come macchina asincrona 0 1 Q q 1 q 0 1 Flip-flop T come macchina sincrona impulsiva q 0 0 q 0 1 q 1 1 q 1 0 q 00 q 01 0 q 11 q 01 q 11 q 10 1 q 00 q 10 q 00 : l'uscita è 0 e sarà tale anche dopo la variazione di T; q 01 : l'uscita è 0 e sarà 1 dopo la variazione di T; q 11 : l'uscita è 1 e sarà tale anche dopo la variazione di T; q 10 : l'uscita è 1 e sarà 0 dopo la variazione di T.

50 Flip-Flop T Codificando gli stati con due variabili binarie y 1 ed y 2 y 1 y 2 T T y 1 y T y 1 y ' 1 = T y1 Ty 2 y + b) ' 2 = T y1 Ty 2 y + c)

51 Flip-Flop T abilitato T c Q Q L impulso sull abilitazione c fa commutare il flip-flop se T è attivo. In sostanza, T fa da abilitazione, mentre c diventa l ingresso di commutazione

52 Flip-Flop T: realizzazione Possibili realizzazioni circuitali del flip-flop T come macchina sincrona impulsiva con RS fondamentale con RS sincronizzato

53 Flip-Flop T sincrono con RS latch: tempificazione Rete sequenziale sincrona Contatore modulo 2 (utilizzato anche per il controllo di parità) Tabella sincrona fondamentale Commutazione dello stato stati uscita S 0 S 1 0 S 1 S 0 1 a)

54 Flip-Flop T sincrono con RS latch: tempificazione Equazioni caratteristiche R S = T F = T F F!F La corretta tempificazione dipende dalla durata di T

55 Flip-Flop T sincrono con RS latch: tempificazione Siano W la durata dell impulso in ingresso R il ritardo delle porte OR C il ritardo dell intera rete combinatoria (AND) Vincoli W > 2R affinchè il ff RS (asincrono!) possa effettuare la transizione di stato W < C affinchè il ff T non (sincrono!) non si porti in uno stato indesiderato Condizione 2R<w<2R+C

56 Le Alee essenziali Un'alea essenziale puo' generarsi ogni volta che nella tavola di flusso esiste uno stato S i e un ingresso x tali che tre variazioni consecutive di x a partire da S i portino il circuito in uno stato S k diverso da quello S j in cui giunge dopo un'unica variazione di x. si genera quando la variazione di una variabile interna,conseguente ad una variazione di un ingresso, si propaga nel circuito piu' rapidamente del cambiamento dell'ingresso che l'ha generata. Si verifica in molti circuiti, come ad esempio in quasi tutti i contatori. Il suo effetto può essere eliminato solamente controllando con estrema cura il ritardo totale di tutti i loop di reazione.

57 Le alee essenziali: un esempio Il flip flop T asincrono (contatore modulo 2) può presentare il fenomeno delle alee essenziali Ingresso di conteggio FF edge triggered sul fronte di salita stati S 0 T 0 1 S 0 S 1 uscita 0 S 1 S2 S 1 1.per via dell alea essenziale il contatore conta invece che S 2 S 2 S S 3 l'alea trasforma la transizione 0à 1 in quella 0à 2, corrispondente alle tre variazioni dell input 0à 1à 0à 1 S 0 S 3 1 0

58 Le alee essenziali: un esempio Il fenomeno si verifica perchè il ritardo sulle linee di reazione è minore del ritardo della rete combinatoria Tutti i ritardi = 5 Ritardo di Tn = 20 la transizione dell ingresso è molto più lenta

59 Flip-Flop JK E un flip-flop sincronizzato definito come segue: quando l'ingresso impulsivo di sincronizzazione A è attivo, i due ingressi a livello J, K si comportano rispettivamente come S, R se sono attivi separatamente.. mentre producono la commutazione se lo sono simultaneamente. Q = jq p + Qpk = AJ Q p + Qp K + Q p A

60 Flip-Flop JK JK sincrono impulsivo JK asincrono edge-triggered

61 Flip-Flop JK: realizzazioni Possibili realizzazioni circuitali del flip-flop JK come macchina sincrona impulsiva Con RS fondamentale Con RS sincronizzato