A c r h c i h te t t e t t u t r u a r d g e li el e abo b ra r t a o t ri Reti Sequenziali

Transcript

1 Architettura degli elaboratori Reti Sequenziali

2 ARGOMENTI DELLA LEZIONE Cella di memoria Rete Sequenziale Contatore Registro a scorrimento Interconnessione

3 Architettura degli elaboratori Cella di memoria

4 TEMPORIZZATORE Nelle reti sequenziali il tempo gioca un ruolo fondamentale perché ci sono fenomeni di controreazione: ovvero un segnale prodotto all uscita di una porta si presenta in un istante successivo all ingresso della porta stessa Per distinguere i diversi istanti in cui i segnali si ripresentano all ingresso di una porta si fa uso di un temporizzatore (o clock) che genera segnali di forma rettangolare e di durata prefissata ad una frequenza costante

5 TEMPORIZZATORE I segnali prendono il nome di cicli macchinaquando vi è l alternanza di un segnale alto (prima fase) dopo un fronte di salita ad uno basso (seconda fase) dopo un fronte di discesa Il numero di cicli macchina al secondo definisce lafrequenza; mentre l intervallo di tempo che intercorre tra due segnali di orologio consecutivi è detto periodo(cioè l inverso della frequenza) Una rete combinatoria ha un ritardo non costante e in tale contesto le prestazioni del calcolatore possono essere (in parte) valutate dalla frequenza del temporizzatore utilizzato

6 CELLA DIMEMORIA Il componente in grado di memorizzare l informazione è il circuito bistabile (o latch): una cella di memoria capace di contenere un singolo bit per un tempo determinato L uso di più latch comporta la realizzazione del registro, che L uso di più latch comporta la realizzazione del registro, che rappresenta una componente fondamentale all interno dei calcolatori elettronici

7 Il latch più semplice è quello di tipo Reset eset (o latch RS) Utilizza due porte NOR con un ciclo per la controreazione CELLA DIMEMORIA Tipologie: RS Osservazione. La differenza tra un flipflop ed un latch è che il latch riproduce il valore del segnale d ingresso per tutto il tempo in cui il segnale di clock assume il valore alto. S R U Ū 0 0 Nessun cambiamento Non definito

8 CELLA DIMEMORIA Tipologie: RS temporizzato Spesso è preferibile impedire che un latch cambi di stato se non in specifici momenti Per determinare i momenti si utilizza una variante collegando il latch al segnale del temporizzatore Clock R S

9 CELLA DIMEMORIA Tipologie: D Il latch di ritardodelay (o latch Delay) risolve il problema del flipflop RS quando S=1 e R=1 Ha un ingresso per il dato, un ingresso di sincronizzazione (clock) e un'uscita In corrispondenza del comando di clock, trasferisce l'ingresso in uscita e lo mantiene fin quando non cambia il suddetto ingresso Applicazioni: per le sue caratteristiche è il componente base delle memorie (veloci) e registri (normali, a scorrimento, ad anello) D U U Ū

10 CELLA DIMEMORIA Tipologie: JK Il latch JK è caratterizzato da due ingressi, due uscite complementari e un ingresso di sincronizzazione. Ha funzioni di memoria: Reset, Set A differenza dei Flip-flop SR non ha stati proibiti, ovvero le due entrate possono assumere qualsiasi valore (0-0,0-1,1-0,1-1) J K U Ū 0 0 Nessun cambiamento Complemento del valore U Ū

11 CELLA DIMEMORIA Tipologie: T Il latch Toggle (latch T) ha funzioni di memoria e toggle, che consiste nella negazione del valore precedentemente memorizzato. Può venir realizzato con un latch JK, con i due ingressi J e K collegati assieme e formanti quindi l'ingresso T È il componente base dei contatori, infatti collegando a cascata vari latch T ad ogni uscita si ottiene un clock dimezzato rispetto al clock precedente T U 0 U Nessun cambiamento 1 Ū Complemento U Ū

12 CELLA DIMEMORIA Commutazione dei segnali In molti circuiti è necessario campionare il valore di una certa linea in un particolare istante e memorizzarlo In questi circuiti, chiamati flip-flop, la transizione di stato non si verifica quando il clock vale 1, ma durante la transizione del clock da 0 a 1 (fronte di salita) oppure da 1 a 0 (fronte di discesa) In questa situazione la lunghezza dell impulso del clock non ha alcuna importanza, purché le transizioni si verifichino con sufficiente velocità livello transazione

13 Architettura degli elaboratori Rete sequenziale

14 RETE SEQUENZIALE Generalità Per consentire una minimizzazione delle porte (oltre ad una ottimizzazione dei circuiti) è necessario usufruire di componenti in grado di riutilizzare in fasi successive del processo di calcolo le stesse porte, cioè un componente che sia in grado di memorizzare le informazioni ottenute in una fase di calcolo prima di poter passare alla fase successiva Per questo svolgono un ruolo determinate i latch precedentemente analizzati

15 RETE SEQUENZIALE Registro di memorizzazione Le informazioni elaborate da un calcolatore elettronico prendono in considerazione stringhe binarie a cui è associato un codice opportuno (valori interi, valori in virgola mobile, punti di colore di una immagine digitale, caratteri alfanumerici, ). Queste stringhe binarie hanno una dimensione prefissata, devono essere considerate come unità indivisibili di informazione e sono definite parole

16 RETE SEQUENZIALE Registro di memorizzazione Le singole informazioni costituenti le parole, cioè le cifre binarie, sono memorizzate in latch e l insieme risultante è un componente denominato registro Il modo più semplice per realizzare un registro è quello di utilizzare ncelle di memoria ed almeno due linee: una (W) per selezionare simultaneamente le n celle elementari e l altra (C) di azzeramento del registro ( pulendo il contenuto con uno 0 per ogni cella) W C nlinee di uscita Registro n linee di ingresso

17 Architettura degli elaboratori Principali reti sequenziali

18 Il registro contatore è un componente in grado di incrementare di 1 la rappresentazione binaria del numero in esso memorizzato ad ogni colpo di clock Tale funzionalità può essere ottenuta mediante l uso di un latch T di tipo Master Slave La presenza della connessione tra uscite dello Slave e ingressi del Master fa si che il flipflop T-M/S sia in grado di effettuare una commutazione del valore quando l ingresso T è posto al valore 1 ed il segnale di clock viene variato. L uscita rimane invece invariata se l ingresso T assume il valore 0 durante il periodo di tempo in cui varia il valore del segnale di clock RETE SEQUENZIALE Registro Contatore

19 RETE SEQUENZIALE Registro Contatore: funzionamento Ad ogni fronte di salita (passaggio dal segnale basso al segnale alto), applicato all ingresso del temporizzatore, corrisponde una commutazione del primo latch dovuta al fatto che il suo ingresso é connesso al valore costante 1 Altresì, la condizione di commutazione per la i-esima cifra corrisponde al riporto non nullo nel caso di somma della costante 1 col valore precedentemente memorizzato T U 0 U Nessun cambiamento 1 Ū Complemento

20 RETE SEQUENZIALE Registro Contatore Inizio Fronte di salita 0 1 Fronte di discesa Fronte di salita Fronte di discesa

21 RETE SEQUENZIALE Registro Contatore preselezionabile Il registro contatore può essere anche realizzato in maniera tale che sia preselezionabileovvero si offre la possibilità di forzare il suo contenuto con un valore differente da quello contenuto CLOCK n linee di ingresso Registro contatore preselezionabile write nlinee di uscita

22 Un registro a scorrimento (o shift register) è realizzato interponendo un multiplexer sugli ingressi di un latch di tipo D-M/S A seconda del valore della variabile di controllo C, ad ogni ciclo di clock il registro effettua uno scorrimento (shift) di una posizione dei bit della rappresentazione, con C=0 c è l inserzione della cifra 0 nel bit meno significativo (lasciato libero dallo scorrimento). Shift aritmetico con C=1 c è la memorizzazione di un nuovo valore presente sugli ingressi D. Shift logico RETE SEQUENZIALE Registro a scorrimento

23 RETE SEQUENZIALE Struttura di calcolo: moltiplicazione interi La moltiplicazione tra numeri interi binari può essere realizzata con circuiterie più semplici dotate di linee di controllo La moltiplicazione tra numeri binari infatti è ottenuta dalla somma del prodotti parziali moltiplicando moltiplicatore = =

24 CLOCK RETE SEQUENZIALE Struttura di calcolo: moltiplicazione interi Moltiplicando [SHIFTER a sinistra di lunghezza 16bit] Moltiplicatore [SHIFTER a destra di lunghezza 8bit] [SOMMATORE di lunghezza 16bit] 1 0 D E C Risultato [registro a 16 bit]

25 RETE SEQUENZIALE Struttura di calcolo: somma IEEE754 sing.prec. La somma tra numeri in virgola mobile può essere realizzata con circuiterie semplici dotate di linee di controllo L algoritmo di addizionein virgola mobile si divide in quattro fasi fondamentali: 1. Allineamento degli esponenti 2. addizione (o sottrazione) delle mantisse 3. normalizzazione 4. arrotondamento delle mantisse (ed eventuale normalizzazione)

26 RETE SEQUENZIALE Struttura di calcolo: somma IEEE754 sing.prec. S E M S E M ALU (differenza esponenti) MUX Mantissa con esponente minore [SHIFTER A DESTRA] MUX Logica di controllo MINIMO S E M ALU Normalizzazione mantissa [SHIFTER A DESTRA/SINISTRA]

27 Architettura degli elaboratori Interconnessione

28 INTERCONNESSIONE Il termine interconnessione fa riferimento a reti che siano in grado di trasferire, o meglio duplicare, l informazione contenuta nei registri Per raggiungere questo obiettivo è possibile prendere in considerazione diverse tecniche Generalità Sorgente prefissata Sorgente variabile Destinazione prefissata Punto a punto Multiplexer Destinazione variabile Demultiplexer Mesh, bus,

29 INTERCONNESSIONE L interconnesionepunto a punto è prevista per effettuare il trasferimento della parola contenuta in un registro sorgente R sad uno destinazione R d In questo caso tutte le nuscite di R s sono legate alle nentrate di R d ovviamente predisponendo una linea (transfero write) di controllo che indica, con il valore 1, il trasferimento di informazione e con 0 la conservazione del valore corrente Punto a Punto write R d R s

30 INTERCONNESSIONE Il multiplexerè la rete di interconnessione atta a favorire il trasferimento tra mregistri sorgenti ed un registro destinazione prefissato Il multiplexer ha due tipi di linee di ingresso: mfasci (ciascuno di nlinee) di ingresso per i registri k= log 2 (m) linee di ingresso (indirizzi o address) per codificare gli m possibili registri Le nlinee di uscita, invece, sono usate come linee di ingresso per il registro destinazione Multiplexer write a 0 a k-1 R d MUX R 0 R 1 R m-1

31 INTERCONNESSIONE Multiplexer write R d a 0 a 1 MUX R 0 R 1 R 2 R 3

32 INTERCONNESSIONE Demultiplexer Il demultiplexerè la rete di interconnessione atta a favorire il trasferimento tra uno specifico registro sorgente ed m registri destinatari Il demultiplexer ha come linea di ingresso la parola di lunghezza ne k= log 2 (m) linee (indirizzi) per decodificare gli m possibili registri; mentre come linee di uscita ha m fasci (ciascuno di n linee) per raggiungere i registri destinazione transfert transfert transfert R 0 a 0 a k-1 R 1 DEMUX R S R m-1

33 INTERCONNESSIONE Mesh Le reti mesh sono reti in grado di interconnettere tra loro mregistri, o più in generale m componenti Evita una connessione punto a punto che necessita di m 2 collegamenti In generale si usa per ogni registro un multiplexer collegato agli mregistri sorgenti Sebbene questa architettura consenta trasferimenti simultanei, per coppie di registri disgiunti, è una soluzione da scongiurare al crescere di me non molto pratica (l aggiunta di altri componenti può richiedere una nuova progettazione)

34 INTERCONNESSIONE Mesh sel0 w R0 sel1 w R1 sel2 w R2 sel3 w R3 a0 a1 a0 a0 a0 MUX MUX MUX MUX a1 a1 a1

35 INTERCONNESSIONE Mesh: variante Qualora il numero dei registri sia elevato si può ridurre il numero di componenti di interconnessione sfruttando un multiplexer ed un demultiplexer collegati in serie Impostando le linee di indirizzo del multiplexer (a 0,,a k-1 ), il registro selezionato è trasferito all uscita del multiplexer. In seguito determinando gli indirizzi del demultiplexer (a 0,,a k-1 ) il contenuto del registro sorgente è trascritto in quello del registro destinazione. Gli indirizzi del multiplexer e demultiplexerpossono essere comunemente attivati nello stesso ciclo di macchina. Inoltre c è un risparmio sui componenti, ma è impossibile effettuare trasferimenti simultanei

36 INTERCONNESSIONE Un modo economico per consentire una interconnessione a sorgente e destinazione variabilesi può ottenere utilizzando un particolare Il buffer tri-state ha due linee di ingresso xe sed una di uscita Z Questo componente presenta tre stati individuati da: 1) nel caso in cui s=0 il circuito è tagliato 2) con s=1 se x=0 allora Z=0 3) con s=1 se x=1 allora Z=1 Bus: buffer a 3 stati componente il buffer tri-state x s Z 0 0 \ \ 1 1 1

37 INTERCONNESSIONE Il buffer tri-statepermette una interconnessione con m registri realizzata con un gruppo di n(dimensione del registro) linee che prende il nome di bus In questo caso per il trasferimento è sufficiente attivate la linea di ingresso di selezione (s) del registro sorgente e del registro destinazione Bus

38 INTERCONNESSIONE I bus, però, pur essendo molto economici non permettono di effettuare trasferimenti simultanei durante lo stesso ciclo macchina Per risolvere tale problema, a volte, si utilizzano bus che collegano gruppi di componenti o registri logicamente indipendenti tra loro (in modo da consentire trasferimenti simultanei su ciascuno dei bus disponibili) oppure dati eterogenei Bus CPU MEM I/O Bus Bus CPU MEM I/O Bus dei controlli Bus degli indirizzi Bus dei dati

39 Fine