05EKL-Progetto di Circuiti Digitali. Richiami di Reti Logiche

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1 5EKL-Progetto di Circuiti Digitali Tutore: Federico Quaglio (44) Richiami di Reti Logiche Tutoraggio #

2 Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori Circuiti Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori Circuiti

3 Richiami di Algebra Booleana Negazione: A={,} B=NOT(A)={,} Prodotto logico: AND; C=A*B C= A=B= Somma logica: OR; C=A+B C= A=B= OR Esclusivo: EXOR; C=A + B C= A = B Richiami di Algebra Booleana Proprietà fondamentali: A*=; A+=; A*A=A; A+A=A A*(NOT(A))=; A+(NOT(A))= A+B=B+A; A*B=B*A (A+B)+C=A+(B+C);(A*B)*C=A*(B*C) A+A*B=A; A*(A+B)=A NOT(A+B)=NOT(A)*NOT(B) NOT(A*B)=NOT(A)+NOT(B) NOT(NOT(A))=A

4 Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori Circuiti Mappe di Karnaugh Servono a minimizzare espressioni logiche Copertura a Somma di Prodotti (SP) f(a,b,c)=(a*b*c)+(a BC)+ etc Copertura a Prodotti di Somme (PS) f(a,b,c)=(a+b+c)(a +B+C)etc

5 Mappe di Karnaugh Metodo grafico molto veloce Adatto per minimizzazione manuale Complessità esponenziale con numero di variabili di ingresso Al massimo fino a 5-6 ingressi X Y U= 2 3 Mappe di Karnaugh XY WZ XY W U= U=

6 Da tabella di verità a Mappa di Karnaugh Tabella di verità A B C U Mappa AB C 2 3 U Regola per la copertura Iniziare a coprire gli (o gli ) non ancora coperti Massimizzare il CUBO includendo il maggior numero di (o )

7 Esempio C AB 2 6 AB BC AC Mappe particolari B A 2 3 C A,B EXOR A,B C,D

8 Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee Statiche e loro minimizzazione Circuiti sequenziali semplici Copertura SP Si coprono gli Rimangono solo ingressi che non sono variati dentro uno stesso cubo Ingresso vale Compare in uscita il suo valore diretto (A) Ingresso vale Compare in uscita il suo valore negato (A )

9 Copertura PS Si coprono gli Comportamento duale a copertura SP Esempio di rete combinatoria Tabella di verità # A B C D U

10 Mappa di Karnaugh A,B C,D Copertura minima SP A,B A C C,D C D A B BD U=A B+A C +BD+C D

11 Copertura minima SP A,B C,D B+C A +D U=(A +D)(B+C ) Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee Statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori circuiti

12 Esempio: Sia data la tabella di verità: A B C U Dalla mappa di Karnaugh si ricava C A,B BC 2 3 U=AC+BC AC Rete Combinatoria ottenuta

13 Comportamento ideale: porte logiche con ritardi nulli A B C C AC BC U Porte con ritardi non nulli Supponiamo che le porte abbiano tempi di propagazione diversi. Ad esempio: t_and = 2 ns t_and2 = ns

14 Comportamento del circuito A B C C AC BC Transizione spuria U t_and2 t_and2 t_and Analisi del comportamento I diversi tempi di ritardo causano transizioni spurie ( Glitch ) Sono dovuti al fatto che nella funzione logica non considero variazioni simultanee di + segnali Transizioni spurie causano anche maggiore dissipazione di potenza Per minimizzarne l effetto si inserisce altra logica che mantiene fissi i segnali Non ho più funzioni minime

15 Copertura Hazard-Free Inserisco anche i cubi che coprano variazioni contemporanee di + segnali Esempio Cubo Aggiunto C A,B BC AC AB U=AB+AC+BC Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee Statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori circuiti

16 Concetti preliminari Circuiti digitali sono costituiti da una parte di elaborazione (Rete combinatori ) ed una parte di controllo e temporizzazione ( Parte sequenziale ) Concetti Preliminari Le uscite dei circuiti sequenziali dipendono: dagli ingressi attuali, ma anche dagli INGRESSI PASSATI Sono cioè circuiti con MEMORIA Il circuito si trova in uno STATO PRESENTE Evolverà in uno STATO FUTURO

17 Concetti Preliminari Un circuito sequenziale generico sarà costituito da Ingressi Stato Presente (interno) Calcolo Uscite e Stato R Uscite Stato Futuro Concetti preliminari Tipi principali di circuiti sequenziali: Circuiti Asincroni: lo stato può cambiare in ogni istante Circuiti Sincroni: lo stato può cambiare solo in corrispondenza di un segnale di cadenza

18 Concetti preliminari La maggioranza dei circuiti integrati digitali progettati sono CIRCUITI SINCRONI Esiste un segnale di cadenza (chiamato spesso clock ) che valida e sincronizza i segnali considerati Esempio: Dato Valido Concetti preliminari I segnali devono mantenersi stabili a seguito di un fronte del segnale di cadenza Si devono inserire dei circuiti logici che memorizzino lo stato dei segnali

19 Latch SR Latch e flip-flop D

20 FLIP-FLOP D D Q Tabella di verità: CK QN RST RST CK D Q_n QN_n - - Tempistica del Flip-Flop Il dato D è campionato sul fronte di salita del clock Se D varia durante tale fronte cosa succede? CLK D Q Oscillazione dell uscita di durata non predicibile a priori METASTABILITA

21 Tempi di set-up e hold Per evitare metastabilità dato deve essere stabile prima e dopo fronte del clock Tempo min. per cui dato deve essere stabile prima del clock tempo di set-up (t_su) Tempo min. per cui dato deve essere stabile dopo il clock tempo di hold (t_h) CLK D t_su t_h T Q CK QN RST Flip-Flop T Tabella di verità: RST CK T Q_n QN_n - - Q_n- QN_n- QN_n- Q_n- Se ingresso T= l uscita Q varia, alternandolo, il suo valore ad ogni colpo di CLK ( toggle ) Si dimezza la frequenza di clock

22 Flip-Flop J-K J Q CK K QN RST Tabella di verità: RST CK J K Q_n QN_n Q_n- QN_n- QN_n- Q_n- Registri Affiancando n flip-flop D si ottiene un registro Esempio Registro a 4 bit: D Q D Q D Q 4 4 R D Q

23 Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture SP & PS Alee Statiche e loro minimizzazione Circuiti sequenziali semplici Ulteriori circuiti Multiplexer Seleziona tra n ingressi Necessita di log2(n) segnali di selezione Esempio MUX a 2 ingressi: A B M U X U SEL

24 Driver Tri-State Si utilizzano per pilotare bus biderezionali Presentano un ingresso di abilitazione enable (EN) Se è attivo uscita corrisonde ad ingressi Se è disattivato uscita è in Alta Impedenza (HiZ) EN A Tabella di verità EN A OUT - HiZ OUT Shift Register Serie di flip-flop D in cui l uscita di corrisponde all ingresso del successivo Esempio Shith Register a 4 bit CLK Din D Q D Q D Q D Q

25 Sincronizzatore Metastabilità non si può eliminare completamente, ma si può cercare di ridurre Tale problema è molto più evidente per gli ingressi provenienti dall esterno che variano + lentamente CLK D Sincronizzatore Si possono far passare gli ingressi in una catena di flipflop Si riduce notevolmente la probabilità di entrare in

26 Contatore Conta un numero 2 di colpi di clock (n è il numero di flip-flop utilizzati) Esempio Contatore UP modulo 8 (3 flip-flop) CLK n D Q D Q D Q OUT Logica di conteggio Esempio progetto logica di conteggio Analizziamo andamento delle uscite: L ultimo bit varia ad ogni colpo di clock Comportamento tipo flip-flop T ( toggle ) Lo realizziamo: T Q QN

27 Esempio: Usiamo flip-flop T: T Q QN Uscita Q varia quando ingresso è Da tabella di verità T=Q Da tabella di verità: T2=Q*Q Fine conteggio (TC): TC=Q*Q*Q2