Logica Sequenziale. Modulo 5

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1 Logica Sequenziale Modulo 5 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Microelettronica e Bioingegneria (EOLAB)

2 Logica sequenziale Un blocco di logica sequenziale è un blocco logico le cui uscite dipendono non solo dagli ingressi attuali ma anche da tutta la storia passata degli ingressi (la sequenza di ingressi) L esempio più importante è l elemento di memoria, la cui uscita dipende dal valore dell ultimo ingresso memorizzato Gli elementi di memoria (latch, flip-flop, registri) sono blocchi costitutivi fondamentali di ogni sistema digitale A.A. 2013/2014 Elettronica M. Barbaro 2

3 Combinatorio e sequenziale Il migliore esempio per distinguere un comportamento combinatorio da uno sequenziale è quello del telecomando: uando si preme un tasto corrispondente ad un canale (1, 2, 3, etc.) il telecomando ha un comportamento combinatorio, perché sintonizza il televisore sul canale desiderato, a prescindere da quello che si sta guardando il quel momento uando invece si preme il tasto avanti o indietro si ha un comportamento sequenziale perché il nuovo canale sintonizzato dipende da quello che si sta guardando attualmente (se sto guardando Rai2 vedrò Rai3 e così via) A.A. 2013/2014 Elettronica M. Barbaro 3

4 Logica sequenziale: schema Lo schema più generale di un blocco di logica sequenziale è il seguente Una rete combinatoria Una retroazione di un certo numeri di segnali che vengono temporaneamente memorizzati in elementi di memoria [x N,,x 0 ] Rete Combinatoria [z M,,z 0 ] Elementi di memoria A.A. 2013/2014 Elettronica M. Barbaro 4

5 Logica sequenziale Gli elementi di memoria mantengono temporaneamente lo stato dl circuito Il comportamento della rete è di conseguenza determinato dalla conoscenza della sequenza degli ingressi, delle uscite e degli stati interni assunti dalla macchina Gli elementi di memoria possono essere di vario tipo a seconda del genere di rete sequenziale, al limite potrebbero essere dei semplici elementi di ritardo I principali elementi di memoria, che vedremo in questo modulo, sono i latch e flip-flop A.A. 2013/2014 Elettronica M. Barbaro 5

6 Latch e Flip-flop Concetti di base Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Microelettronica e Bioingegneria (EOLAB)

7 Elemento base L elemento base per l implementazione di un elemento di memoria è il bistabile La connessione ad anello di 2 inverter realizza una retroazione positiva che è la base della memorizzazione. L uscita del primo inverter è l ingresso del secondo la cui uscita è l ingresso del primo. A.A. 2013/2014 Elettronica M. Barbaro 7

8 Vout1=Vin2 A C Bistabilità I punti di intersezione rappresentano i possibili valori assunti dall uscita. Ci sono 3 intersezioni ma solo 2 sono stabili (bistabile) A e B sono punti stabili (il guadagno d anello è molto minore di 1 e piccoli disturbi non alterano il valore memorizzato ma vengono ricondotti al valore iniziale per il principio rigenerativo dell inverter) B Vin1=Vout2 C è punto instabile (il guadagno è molto maggiore di 1 e piccoli disturbi vengono amplificati riconducendo l uscita ad A o B) A.A. 2013/2014 Elettronica M. Barbaro 8

9 Bistabile Il bistabile è l elemento base per qualsiasi elemento di memoria Per memorizzare un 1 si porta il bistabile nello stato in cui Vout2=1 e Vout1=0, mentre per memorizzare uno 0 si porta il circuito nell altro stato stabile Essendo in tali stati il guadagno d anello molto minore di 1 è difficile che il valore memorizzato venga alterato dal rumore E necessario però trovare un modo per forzare il bistabile in uno dei 2 stati (scrivere il valore) A.A. 2013/2014 Elettronica M. Barbaro 9

10 Latch SR Il latch SR è la più semplice implementazione di un elemento di memoria con segnali di scrittura (S=Set) e cancellazione (R=Reset) S R S R uando S=0, R=0 si riduce ad un bistabile perché una NOR con un ingresso a 0 equivale ad un inverter dell altro ingresso A.A. 2013/2014 Elettronica M. Barbaro 10

11 S=0 R=1 Latch SR: analisi La seconda porta NOR ha in ingresso un 1 (R=1), di conseguenza, qualunque sia il valore dell altro ingresso, l uscita è 0 (=0). Se diventa 0 la prima NOR ha in ingresso la combinazione 00 che genera in uscita un 1 ( =1) S=1 R=0 L analisi è uguale al caso precedente ma capovolta S=0 R=0 Entrambe le NOR hanno in ingresso uno 0 sono dunque equivalenti ad un inverter ed il circuito coincide con un bistabile S=1 R=1 Entrambe le uscite sono forzatamente pari a 0, siamo in una situazione di instabilità (= ). uesta è una combinazione proibita A.A. 2013/2014 Elettronica M. Barbaro 11

12 Latch SR: funzionamento La combinazione S=1, R=0 memorizza un 1 La combinazione S=0, R=1 memorizza uno 0 La combinazione S=0, R=0 non altera il valore del latch che mantiene il dato memorizzato precedentemente La combinazione S=1, R=1 è proibita perché porta il latch in uno stato instabile (= ) in cui il guadagno d anello è maggiore di 1. E impossibile prevedere quale sarà il valore assunto da al termine della combinazione proibita (quando ricompare S=0, R=0) A.A. 2013/2014 Elettronica M. Barbaro 12

13 Latch SR L implementazione con porte NAND è identica ma i segnali sono attivi bassi (S=0, R=1 per il set e S=1, R=0 per il reset) S R S R uando S=1, R=1 si riduce ad un bistabile perché una NAND con un ingresso a 1 equivale ad un inverter dell altro ingresso A.A. 2013/2014 Elettronica M. Barbaro 13

14 Latch SR Le due implementazioni viste sono l estensione del bistabile elementare. Il termine latch si applica ad una classe di elementi di memoria di questo tipo (sensibili ai livelli logici degli ingressi) S S R Simbolo grafico del latch SR con porte NOR R Simbolo grafico del latch SR con porte NAND A.A. 2013/2014 Elettronica M. Barbaro 14

15 Latch SR con enable L implementazione di un latch SR con segnale di abilitazione (ENABLE) è la seguente. In questo caso EN viene usato per abilitare il latch. Se EN=0 il latch memorizza Latch SR S EN R A.A. 2013/2014 Elettronica M. Barbaro 15

16 Latch SR con enable Il latch con ENABLE è ricavato da un latch SR normale I segnali di memorizzazione del latch interno sono abilitati o meno tramite il segnale EN Se EN=0, a prescindere da S e R in ingresso al latch interno c è la combinazione di memorizzazione EN S R 0 X X A.A. 2013/2014 Elettronica M. Barbaro 16

17 Latch D Il latch D è un evoluzione del latch SR che permette di memorizzare il valore di un dato in ingresso D ogni qualvolta il segnale EN (enable) è alto Latch SR D EN A.A. 2013/2014 Elettronica M. Barbaro 17

18 Latch D Il latch D è costituito da un latch SR, un inverter e due NAND Se EN=1 le porte NAND sono inverter, quindi fanno passare in uscita con combinazione S=0, R=1 (uscita a 1) se D=1 oppure S=1, R=0 (uscita a 0) se D=0 quindi con EN=1 il latch memorizza il dato D in ingresso Se EN=0 le porte NAND generano la combinazione S=1, R=1 che mantiene inalterato il valore memorizzato precedentemente La presenza dell inverter impedisce il verificarsi della conbinazione proibita S=0, R=0 A.A. 2013/2014 Elettronica M. Barbaro 18

19 Latch D e SR Il latch D viene utilizzato per memorizzare un dato (D è il valore da memorizzare) Il latch SR viene invece pilotato da 2 ingressi ed è più utile per settare o resettare delle flag I latch sono sensibili ai livelli. Nel caso del latch D, fino a che il segnale EN è alto il valore D passa direttamente in uscita (il latch è trasparente) e la memorizzazione coincide con il momento in cui EN va basso A.A. 2013/2014 Elettronica M. Barbaro 19

20 Tempi di setup, hold e propagazione Le caratteristiche dinamiche di un latch D sono 3: tempo di Setup, di Hold e di Propagazione Il tempo di Setup è il tempo durante il quale il dato D deve restare stabile prima che il segnale EN vada a 0 memorizzando il dato Il tempo di Hold è il tempo durante il quale il dato D deve restare stabile dopo che EN è andato basso Il tempo di Propagazione è il tempo necessario perché il dato in ingresso si propaghi in uscita fintanto che il latch è trasparente A.A. 2013/2014 Elettronica M. Barbaro 20

21 Setup, Hold, Propagazione EN t setup D t hold t P t A.A. 2013/2014 Elettronica M. Barbaro 21

22 Trasparenza Il problema principale dei latch è la loro trasparenza quando l enable è alto uesto comporta una potenziale instabilità dei sistemi che fanno uso di latch Il problema principale si presenta quando l uscita del latch contribuisce a generare il dato che deve essere memorizzato (Es. se bisogna memorizzare in un registro il valore dato dalla somma del registro stesso con un incremento) A.A. 2013/2014 Elettronica M. Barbaro 22

23 Esempio Y=Y+C C[7:0] + EN Y[7:0] Registro costituito da 8 latch D con enable Finché EN=1 il latch è trasparente e la somma e Y continua ad essere aggiornato (Y=Y+C+C+C+ ). Si crea cioè un percorso diretto ad anello fra ingresso ed uscita A.A. 2013/2014 Elettronica M. Barbaro 23

24 Trasparenza Il problema della trasparenza pone vincoli molto forti sul tempo massimo di abilitazione del latch. Un errore sul tempo di abilitazione può portare a memorizzare un valore indesiderato sul registro Il problema è costituito dal percorso chiuso ad anello fra ingresso ed uscita. Bisogna potere interrompere tale anello (all interno dell elemento di memoria) per essere sicuri che la memorizzazione avvenga solo sul dato desiderato A.A. 2013/2014 Elettronica M. Barbaro 24

25 Master-slave La soluzione del problema è data dalla struttura master-slave D MASTER D D SLAVE EN EN A.A. 2013/2014 Elettronica M. Barbaro 25

26 Flip-flop D Il flip-flop D master-slave è ottenuto dal latch D mettendo due latch in cascata pilotati da segnali di enable opposti uando il segnale (clock) è basso il master è trasparente ed il dato arriva in ingresso allo slave. uando va alto il master si disabilita e l ingresso dello slave non può più cambiare, lo slave contemporaneamente si abilita e fa passare in uscita il dato La memorizzazione del dato avviene quindi in corrispondenza del fronte (positivo) del segnale di clock A.A. 2013/2014 Elettronica M. Barbaro 26

27 Flip-flop La caratteristica fondamentale del flip-flop è che il percorso diretto ingresso-uscita è sempre interrotto (a livello di master o a livello di slave) Il dato viene quindi memorizzato sui fronti del clock (in questo caso ascendenti ma si può modificare facilmente per memorizzare sui fronti discendenti) Il flip-flop è sensibile ai fronti (mentre il latch ai livelli) A.A. 2013/2014 Elettronica M. Barbaro 27

28 Caratteristiche dinamiche del flip-flop Ovviamente perché il dato in ingresso D si propaghi (t P del master) attraverso il master fino all ingresso dello slave bisogna che il dato stesso sia costante per un certo periodo di tempo prima del fronte (tempo di Setup) Dopo il fronte il master non si disabilita subito (c è il ritardo dell inverter) quindi bisogna che il dato D resti stabile per un po (tempo di Hold) Infine dopo il fronte deve passare un certo tempo prima che lo slave si abiliti (ritardo dei due inverter) ed il dato si propaghi attraverso lo slave fino all uscita (tempo di propagazione) A.A. 2013/2014 Elettronica M. Barbaro 28

29 FF: Setup, Hold, Propagazione Memorizzazione sul fronte di D t hold t setup Variazione ignorata (il FF è sensibile sui fronti del clock) t P t A.A. 2013/2014 Elettronica M. Barbaro 29

30 Flip-flop: fronte negativo E possibile anche avere un flip-flop sensibile ai fronti negativi del clock D MASTER D D SLAVE EN EN A.A. 2013/2014 Elettronica M. Barbaro 30

31 Flip-flop D: simboli Il simbolo grafico del flip-flop è leggermente diverso da quello del latch per sottilinearne la dipendenza dai fronti D D L ingresso di clock è rappresentato da un triangolo FF sensibile ai fronti negativi del clock A.A. 2013/2014 Elettronica M. Barbaro 31

32 Flip-flop: equazioni caratteristiche Il comportamento di un flip-flop viene descritto in modo compatto dalla sua equazione caratteristica L equazione caratteristica definisce il nuovo valore dell uscita (dopo il fronte del clock) in funzione degli ingressi e dell uscita prima del clock Flip-flop D: (t+1) = D Sono molto importanti perché vengono usate in fase di sintesi di circuiti sequenziali A.A. 2013/2014 Elettronica M. Barbaro 32

33 Esempio C[7:0] + CLK Y[7:0] Registro costituito da 8 flip-flop D Adesso sappiamo che il nuovo valore verrà memorizzato sul registro solo in corrispondenza del fronte del clock, a prescindere del periodo in cui CLK resta alto o basso A.A. 2013/2014 Elettronica M. Barbaro 33

34 Flip-flop: JK Il flip-flop JK utilizza due segnali di controllo, che ne determinano, contemporaneamente, l uscita K J D A.A. 2013/2014 Elettronica M. Barbaro 34

35 Flip-flop JK: tabella Il significato dei segnali di controllo è dato in tabella JK=01 => RESET JK=10 => SET JK=00 => Memoria JK=11 => Complemento (le uscite cambiano stato) J K (t+1) = J + K A.A. 2013/2014 Elettronica M. Barbaro 35

36 Flip-flop: T Il flip-flop T ha un unico ingresso T (toggle), si ricava da un FF JK cortocircuitando i segnali J e K. In tal modo quando T=1 ad ogni colpo di clock il flip-flop cambia stato (t+1) = T J T K 0 1 A.A. 2013/2014 Elettronica M. Barbaro 36