Latch in verilog. Logica sequenziale: implementazione verilog. Latch SR verilog: strutturale. Latch SR verilog

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1 Latch in verilog Logica sequenziale: implementazione verilog Lucidi del Corso di Elettronica igitale Modulo 10 Università di Cagliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) L implementazione di logica sequenziale in verilog si basa sull uso dei reg sfruttando il fatto che un reg a cui non venga assegnato un nuovo valore mantiene il valore precedentemente assegnatogli Siamo in grado quindi di implementare qualsiasi tipo di latch con i blocchi always, NON assegnando un nuovo valore all uscita per ogni combinazione di ingressi Ovviamente è anche possibile una descrizione in stile strutturale 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 2 Latch SR verilog Latch SR verilog: strutturale module LSR(S,R,,N); input S,R; output,n; reg,n; or R) case({s,r}) 2 b10: {,N}=2 b10; 2 b01: {,N}=2 b01; 2 b11: {,N}=2 b00; endcase Non viene assegnato un valore per ogni possibile combinazione di S e R quindi si ottiene un elemento di memoria. (uesta versione non modella lo stato proibito) module LSR_struct(S,R,,N); input S,R; output,n; wire,n,s,r; nor n1(,r,n); nor n2(n,s,); module LSR_struct(S,R,,N); input S,R; output,n; wire,n,s,r; nand n1(,s,n); nand n2(n,r,); 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 3 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 4

2 Latch con enable Esempio: Latch con enable module L(,EN,); input,en; or EN) if(en) Ogni volta che cambiano o EN viene assegnato a il valore di solo se EN=1. Sia EN che fanno parte della sensitivity list. EN Variazione di che viene ignorata perché EN è basso e non viene eseguita la if EN=0 il latch memorizza EN=1 il latch diventa trasparente inizialmente indeterminato 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 5 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 6 Latch in verilog Latch con enable e clear In generale avremo un latch ogni volta che un costrutto di if (annidate o meno) o un costrutto case non prevede un assegnamento dell uscita per ogni possibile percorso Un caso tipico è un costrutto case senza default module L2(,EN,CLR,); input,en,clr; or EN or CLR) if(clr) =1 b0; if(en) Non tutti i possibili percorsi nelle if annidate assegnano un valore a (non c è la nella seconda if). E un latch con clear (il segnale CLR) attivo alto 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 7 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 8

3 Latch con enable, clear e preset Flip-flop in verilog module L3(,EN,CLR,SET,); input,en,clr,set; or EN or CLR or SET) if(clr) =1 b0; if(set) =1 b1; if(en) Nel costrutto if manca un quindi si ottiene un latch Anche per implementare dei flip-flop si fa uso di un blocco always con costrutti procedurali (if e case) in cui ad un reg non viene sempre assegnato un valore è necessario però potere definire la sensibilità ai fronti del clock e NON al livello Gli strumenti per definire i fronti sono i due modificatori posedge e negedge che indicano il fronte positivo e negativo di un certo segnale 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 9 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 10 Flip-flop Esempio: Flip-Flop module FF(,,); input,; L always viene eseguito solo in corrispondenza dei fronti positivi del clock. non fa parte della sensitivity list perché l uscita deve essere aggiornata solo a causa di variazioni di ( viene campionato sui fronti di ) Campionamento di sui fronti di inizialmente indeterminato 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 12

4 Flip-flop con enable Flip-flop con reset sincrono module FF2(,,EN,); input,,en; if(en) In questo caso abbiamo un flip-flop (in quanto memorizza sui fronti del clock) con segnale di enable. In presenza di un fronte positivo di viene valutato se il FF è abilitato (EN=1) ed in tal caso viene aggiornata l uscita module FF3(,,RST,); input,,rst; if(rst) =1 b0; In questo caso viene sempre assegnato un valore all uscita ma abbiamo comunque un FF perché l always si attiva solo sui fronti di. Se RST o cambiano senza che cambi l uscita NON viene aggiornata. Il reset è SINCRONO (attivo alto) perché viene valutato solo sui fronti del clock 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 14 Esempio: FF- con reset sincrono Flip-flop con reset asincrono RST Il reset RST è attivo sincrono quindi ha effetto sul fronte di module FF4(,,RST,); input,,rst; or negedge RST) if(~rst) =1 b0; Il reset è ASINCRONO (attivo basso) perché l always viene valutato se cambia RST anche in assenza di variazioni del clock 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 16

5 Esempio: FF- con reset asincrono Flip-flop in verilog RST Il reset RST (attivo basso) è asincrono quindi ha effetto immediatamente a precindere da In generale si ottiene un flip-flop ogni qual volta si utilizza un segnale campionato su un fronte (posedge o negedge) nella sensitivity list di un always I segnali della sensitivity list devono essere tutti attivi sui fronti o tutti a livelli: non si possono avere sensitivity list miste Se altri segnali, oltre il clock, compaiono nella sensitivity list danno luogo ad azioni asincrone, cioé azioni attivate indipendentemente dal clock 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 18 Registri Registro ad 8 bit Un registro non è altro che un insieme di N flipflop (o latch) che vengono scritti contemporaneamente con un solo segnale di clock (o di enable) La definizione di un registro sarà identica a quella di un flip-flop con l unica differenza che il dato e l uscita saranno vettori a N bit anzi che a singolo bit module REG8(,,RST,); input,rst; input [7:0] ; output [7:0] ; reg [7:0] ; if(rst) =8 b0; Registro ad 8 bit con segnale di reset sincrono (campionato sui fronti del clock) 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 20

6 Moduli parametrici Registro parametrico La dimensione del registro può essere resa parametrica per generalità con la direttiva parameter All interno di un modulo si può definire uno costante per mezzo del comando parameter IM=8; Al momento dell istanziazione del modulo si può modificare il valore della costante my_mod #(16) uut(lista-ingressi); Assegna il valore del parametro, quindi sostituisce 16 a 8 module REGN(,,RST,); parameter N=8; input,rst; input [N-1:0] ; output [N-1:0] ; reg [N-1:0] ; if(rst) ={N{1 b0}}; In fase di istanziazione si decide quale sia la dimensione del registro REGN #(16) A(d,c,r,q); 28 Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro Novembre 2005 E - Logica sequenziale verilog Massimo Barbaro 22