ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/ Dicembre 2003
|
|
- Marisa Mancuso
- 5 anni fa
- Visualizzazioni
Transcript
1 ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/ Dicembre 2003 COGNOME: MATRICOLA: NOME: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è due ore e mezza durante le quali non è possibile andare in bagno. 7) Verranno dati 5 minuti per la lettura di tutto il testo. Durante il compito, dopo mezzora circa e poi dopo altri 45 minuti, verranno dati altri due intervalli di 5 minuti durante i quali si potranno fare domande sulla comprensione del testo. Non sarà possibile farlo durante il resto del compito. 8) La prova è costituita da 3 esercizi con diverso punteggio. Il punteggio attribuito a ciascun esercizio è indicato nell intestazione dell esercizio stesso.
2 Esercizio PUNTI 8 Il flip-flop D il cui schema a blocchi è rappresentato in Figura 3 è costituito da due latch SR in configurazione master-slave. Lo schematico dei singoli latch SR è rappresentato in Figura 4. Sapendo che il tempo di propagazione per tutti gli inverter (M1-M3 e M2-M4 nel latch SR ed anche gli inverter dello schema a blocchi del flip-flop) è pari a 50psec e che il tempo impiegato dalla rete di pull-down del latch (M5-M6 o M7-M8) per portare il nodo Q o QN al di sotto della soglia logica è pari a 100psec, determinare: a) A quale fronte del clock CLK è sensibile il flip-flop (con breve spiegazione) b) Una stima del tempo di setup del flip-flop (con breve spiegazione) c) Una stima del tempo di hold del flip-flop (con breve spiegazione) d) Una stima del tempo di propagazione DEL SOLO LATCH SR (ossia il tempo necessario perché, fintanto che EN=1, venga aggiornata l uscita Q in seguito ad una variazione dell ingresso S o R), con breve spiegazione Figura 3 Figura 4
3 a) Fronte del clock Il flip-flop è sensibile al fronte: POSITIVO Quando il clock ha un fronte positivo il segnale CLK diventa pari a 1. Il master si disabilita (il suo enable è il clock negato quindi va a zero) e si abilita lo slave (il suo enable è il clock doppiamente negato quindi va a 1) causando l aggiornamento dell uscita. Il segnale di abilitazione del latch SR è infatti sicuramente attivo alto visto che pilota il gate di un nmos (M5 e M7) b) Tempo di setup Il tempo di setup è circa: 150psec Prima che il master si disabiliti bisogna che eventuali variazioni del dato in ingresso D abbiano il tempo di propagarsi ed essere memorizzate (nel latch master). Perché il master memorizzi D bisogna, innanzitutto, che le variazioni di D arrivino agli ingressi S o R del latch, in questo caso la situazione critica è quella in cui D diventa 0 e deve fare resettare il latch ossia deve portare alto il segnale R. Perché ciò accada bisogna attendere che commuti l inverter (50psec). Dopo la commutazione dell inverter bisogna attendere che la rete di pull-down pilotata dal segnale R porti l uscita Q del latch sotto VDD/2 (100psec) in modo da fare commutare il bistabile. Dopo 150psec siamo sicuri che, se anche il segnale EN va basso, il latch conterrà il valore corretto (la commutazione è poi terminata dall anello di inverter). b) Tempo di hold Il tempo di hold è circa: 50psec Il tempo di hold è il tempo in cui il dato deve restare costante dopo il fronte del clock. In questo circuito il potenziale problema è dato dal fatto che le reti di pull-down del latch master non si interdicono istantaneamente perché il segnale di enable va basso solo dopo 50psec (il tempo di propagazione del clock attraverso il primo inverter). Se entro questi 50psec il dato D andasse alto attivare il pull-down M5-M6 causando un potenziale problema di memorizzazione. b) Tempo di propagazione del solo latch SR Il tempo di propagazione è circa: 150psec Il tempo di propagazione è il tempo necessario perché commuti Q quindi è dato dal tempo necessario perché la rete di pull-down inneschi la commutazione più il tempo di propagazione dell inverter (M1-M3 o M2-M4) che deve terminare la commutazione stessa.
4 Esercizio PUNTI 8 Il flip-flop D il cui schema a blocchi è rappresentato in Figura 3 è costituito da due latch SR in configurazione master-slave. Lo schematico dei singoli latch SR è rappresentato in Figura 4. Sapendo che il tempo di propagazione per tutti gli inverter (M1-M3 e M2-M4 nel latch SR ed anche gli inverter dello schema a blocchi del flip-flop) è pari a 50psec e che il tempo impiegato dalla rete di pull-down del latch (M5-M6 o M7-M8) per portare il nodo Q o QN al di sotto della soglia logica è pari a 100psec, determinare: a) A quale fronte del clock CLK è sensibile il flip-flop (con breve spiegazione) b) Una stima del tempo di setup del flip-flop (con breve spiegazione) c) Una stima del tempo di hold del flip-flop (con breve spiegazione) d) Una stima del tempo di propagazione DEL SOLO LATCH SR (ossia il tempo necessario perché, fintanto che EN=1, venga aggiornata l uscita Q in seguito ad una variazione dell ingresso S o R), con breve spiegazione Figura 3 Figura 4
5 a) Fronte del clock Il flip-flop è sensibile al fronte: NEGATIVO Quando il clock ha un fronte negativo il segnale CLK diventa pari a 0. Il master si disabilita (il suo enable è il clock stesso quindi va a zero) e si abilita lo slave (il suo enable è il clock negato quindi va a 1) causando l aggiornamento dell uscita. Il segnale di abilitazione del latch SR è infatti sicuramente attivo alto visto che pilota il gate di un nmos (M5 e M7) b) Tempo di setup Il tempo di setup è circa: 150psec Prima che il master si disabiliti bisogna che eventuali variazioni del dato in ingresso D abbiano il tempo di propagarsi ed essere memorizzate (nel latch master). Perché il master memorizzi D bisogna, innanzitutto, che le variazioni di D arrivino agli ingressi S o R del latch, in questo caso la situazione critica è quella in cui D diventa 0 e deve fare resettare il latch ossia deve portare alto il segnale R. Perché ciò accada bisogna attendere che commuti l inverter (50psec). Dopo la commutazione dell inverter bisogna attendere che la rete di pull-down pilotata dal segnale R porti l uscita Q del latch sotto VDD/2 (100psec) in modo da fare commutare il bistabile. Dopo 150psec siamo sicuri che, se anche il segnale EN va basso, il latch conterrà il valore corretto (la commutazione è poi terminata dall anello di inverter). b) Tempo di hold Il tempo di hold è circa: 0 Il tempo di hold è il tempo in cui il dato deve restare costante dopo il fronte del clock. In questo circuito il clock è direttamente applicato al segnale di enable del master quindi non appena il clock va a 0 non è più possibile che variazioni dell ingresso D si propaghino nel latch visto che le reti di pull-down si disabilitano istantaneamente. b) Tempo di propagazione del solo latch SR Il tempo di propagazione è circa: 150psec Il tempo di propagazione è il tempo necessario perché commuti Q quindi è dato dal tempo necessario perché la rete di pull-down inneschi la commutazione più il tempo di propagazione dell inverter (M1-M3 o M2-M4) che deve terminare la commutazione stessa.
6 ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2004/ Gennaio COGNOME: MATRICOLA: NOME: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova.
7 Esercizio 3 Dato il circuito sequenziale in Figura 2 e sapendo che il tempo di propagazione di tutti gli inverter è 50ps ed il tempo di propagazione attraverso ciascun interruttore è di 25ps: a) Determinare la funzionalità implementata (flip-flop o latch). b) Determinare il tempo di setup. c) Determinare il tempo di hold. d) Determinare il tempo di propagazione. Ogni risposta deve essere giustificata. Per la ROM di Figura 3. e) Spiegare il meccanismo di funzionamento del circuito, sapendo che le word-line sono attive basse (quindi per leggere la riga i si porta bassa la WL[i] e si portano alte tutte le altre). f) Identificare il contenuto della memoria Tutte le risposte devono essere scritte in STAMPATELLO. comporterà la perdita di punti. Figura 2 Scrivere in corsivo Figura 3
8 a) Funzionalità implementata (con spiegazione) (SCRIVERE IN STAMPATELLO) Il circuito implementa un: FLIP-FLOP D sensibile ai fronti NEGATIVI del clock Quando CLK è alto il master (I1+M1) è trasparente e lo slave (I2+M2) interdetto. Il dato D si propaga attraverso M1 e viene memorizzato sulla capacità parassita di ingresso di I1. Quando CLK va basso (fronte negativo) M1 si apre (quindi il master si interdice) e M2 si chiude (quindi lo slave diventa trasparente). A quel punto il dato D precedentemente memorizzato sulla capacità di ingresso di I1 si propaga attraverso I1-M2-I2 e compare in uscita. b) Tempo di setup (con spiegazione) (SCRIVERE IN STAMPATELLO) T_setup = 25ps E il tempo necessario perché il dato D si propaghi attraverso M1 e compaia in ingresso a I1 dove viene memorizzato sulla capacità parassita di gate. A questo punto è possibile aprire M1 sapendo che comunque D è stato memorizzato sulla capacità. c) Tempo di hold (con spiegazione) (SCRIVERE IN STAMPATELLO) T_hold = 0 Non appena CLK và basso M1 si apre e nessuna ulteriore variazione di D può avere effetto sul dato memorizzato sulla capacità di gate. d) Tempo di propagazione (con spiegazione) (SCRIVERE IN STAMPATELLO) T_p = 125ps E il tempo necessario perché il dato si propaghi attraverso I1-M2-I2 ( ) e) Spiegazione del funzionamento della ROM (SCRIVERE IN STAMPATELLO) La ROM è basata su una NAND. Quando seleziono la riga i-esima e porto basso il segnale WL[i] il bit j-esimo BL[j] andrà a zero se nella corrispondente posizione NON è presente un MOS perché in tal caso tutti gli altri MOS presenti sulla linea saranno accesi (le altre WL sono alte) e porteranno bassa la BL[j]. Viceversa se è presente un MOS questo si interdirà (perché WL[i] è basso) disabilitando il pull-down, di conseguenza la BL]j] viene portata alta dal pull-up sempre acceso. Quindi la presenza di un MOS significa che il bit corrispondente è 1, l assenza che il bit è 0. f) Contenuto della ROM WORD CONTENUTO
9 ELETTRONICA DIGITALE PRIMA PROVA IN ITINERE A.A. 2005/ Dicembre COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE e 30 MINUTI durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova. 8) La prova è costituita da 3 esercizi.
10 Esercizio 3.1 Dato il circuito in Figura, rappresentante un flip-flop dinamico di tipo TSCPR (True Single- Phase Clocked Register): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che le reti di pull-up e pull-down del master hanno tutte tempo di propagazione pari a 25ps mentre le reti di pull-up e pull-down dello slave hanno tempo di propagazione di 50ps d) (Opzionale) Proporre una possibile spiegazione per la presenza dei transistor M3- M4-M8 e M5-M9-M10. Perché non si può collegare direttamente il nodo X al nodo Y eliminando tali transistor? N.B. : L ingresso CLK è applicato ai gate dei transistor M2, M4, M9 e M11 anche se la connessione non è disegnata, ma è rappresentata solo dal fatto che tutti quei nodi hanno lo stesso nome (CLK) Figura 1: Flip-flop TSCPR a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO
11 b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga e viene memorizzato nel nodo: Qint 1.3 In tale fase lo slave è INTERDETTO grazie al seguente meccanismo: Essendo CLK=1 le reti di pull-up M9-M10 e M11-M12 sono interdette quindi il valore del nodo Qint non si può propagare in uscita. Se Qint fosse 0 la propagazione sarebbe bloccata da M9-M10, se fosse 1 si propagherebbe su Y ma sarebbe bloccato poi da M11- M12 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE grazie al seguente meccanismo: Essendo CLK=0 le reti di pull-down M1-M2 e M3-M4 sono interdette quindi il valore del nodo D non si può propagare su Qint. Se D fosse 1 la propagazione sarebbe bloccata da M1-M2, se fosse 0 si propagherebbe su X ma sarebbe bloccato poi da M3-M4 2.2 Lo slave invece si ABILITA grazie al seguente meccanismo: Essendo CLK=0 le reti di pull-up M9-M10 e M11-M12 sono abilitate quindi M5-M9-M10 e M6-M11-M12 si trasformano in due inverter in cascata. La cascata dei 2 inverter propaga il segnale Qint in uscita su Q. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Lo slave diventa semplicemente la cascata di 2 inverter ed in tal modo Qint si propaga su Q. c) Tempi di setup, hold e propagazione
12 Tempo di setup = 50ps Il segnale D si deve propagare attraverso i due inverter del master per potere essere memorizzato su Qint prima di potere cambiare. Tempo di hold = 0 Il clock è applicato direttamente alle due reti di pull-down del master dunque tali reti vengono disabilitate immediatamente. Tempo di propagazione = 100ps E il tempo necessario perché il dato memorizzato su Qint si propaghi in uscita attraversando i due inverter dello slave. d) Utilità dei transistor M3-M4-M8 e M5-M9-M10. Servono ad impedire la trasparenza del flip-flop. Infatti, il clock agisce solo su una rete di pull-up oppure su una rete di pull-down, in tal modo non sarebbe sufficiente, da solo, ad impedire la trasparenza come succede invece in un flip-flop C2MOS. Introducendo però M3-M4-M8 si fa in modo che nel master possano essere attive solo 2 reti di pull-up in cascata che non possono fare propagare un segnale (perché il segnale si propaghi attraverso due inverter bisogna che una transizione HL sia seguita da una LH e viceversa). Stesso discorso (ma nello slave) per M5-M9-M10
13 ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2006/ Gennaio COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 7) La prova è costituita da 3 esercizi.
14 Esercizio 3 Dato il circuito in Figura, rappresentante un flip-flop pseudo-statico (si supponga che i segnali clk e clkn siano in opposizione di fase, ossia uno il negato dell altro e sempre perfettamente sincroni, ossia NON ci sia alcun problema di overlap): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli interruttori hanno tutti tempo di propagazione pari a 25ps mentre gli inverter hanno tempo di propagazione di 50ps d) Spiegare quali problemi potrebbero sorgere se i clock presentassero degli overlap). N.B. : Si faccia bene attenzione che il meccanismo di memorizzazione NON si basa sulla memorizzazione su un capacitore, come nei circuiti dinamici, ma si basa sul corretto innesco della retroazione positiva di un bistabile. Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO
15 b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga fino al nodo: N3 1.3 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Poiché clkn è basso l interruttore M2 è aperto ed interdice il passaggio del segnale verso Q. Poiché clk è alto si chiude l anello di retroazione attraverso i 2 inverter dello slave e quindi il bistabile memorizza. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: L interruttore M1 si apre ed interdice il passaggio del dato nel master mentre l interruttore M3 si chiude ristabilendo l anello di retroazione positivo del bistabile. 2.2 Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: L interruttore M2 si chiude e porta in uscita il dato appena memorizzato nel master. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Il dato attraversa interruttore M2 ed i 2 inverter e compare in uscita.
16 c) Tempi di setup, hold e propagazione Tempo di setup = 125ps Prima che arrivi il fronte del clock è necessario che il dato D si propaghi attraverso l interruttore M1 ed i 2 inverter. Questo è infatti l unico modo per essere sicuri che, nel momento il cui il clk commuta e chiude l anello di retroazione, il bistabile memorizzi il dato corretto. Se invece il nodo N1 fosse a potenziale diverso da N3 non sarebbe possibile determinare il valore assunto dal bistabile stesso. Tempo di hold = 0 Non appena il clock commuta interrompe il percorso aprendo l interruttore M1 dunque nessuna uilteriore variazione di D potrà alterare il valore memorizzato. Tempo di propagazione = 125ps Il dato che è già pronto sul nodo N3 deve attraversare l interruttore M2 e 2 inverter prima di arrivare in uscita su Q. d) Problema dell overlap. Se ci fosse overlap, ossia se i segnali clk e clkn fossero contemporaneamente uguali a 1 il dato D si potrebbe propagare direttamente attraverso i 2 interruttori e 2 inverter arrivando in uscita su Q (il flip-flop diventerebbe trasparente).
17 ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2007/ Gennaio COGNOME: MATRICOLA: NOME: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 7) La prova è costituita da 3 esercizi.
18 Esercizio 3 Dato il circuito in Figura, rappresentante un flip-flop (gli switch sono implementati con transmission-gate): a) Determinare il fronte di clock al quale è sensibile il flip-flop b) Determinare e spiegare dettagliatamente il suo principio di funzionamento c) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli interruttori hanno tutti tempo di propagazione pari a 20ps mentre gli inverter hanno tempo di propagazione di 40ps d) Spiegare se si possono verificare overlap nei segnali di clock ed in tale caso quali problemi potrebbero sorgere. Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : POSITIVO
19 b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 Durante tale fase il segnale D si propaga fino al nodo: N2 1.3 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Il dato è memorizzato sulla capacità parassita di ingresso dell inverter I3, ossia nel nodo N4. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: Lo switch M1-M3 si interdice e memorizza il dato nel nodo N2, sulla capacità parassita di ingresso dell inverter I Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: Lo switch M2-M4 si chiude consente al dato in uscita da I2 di propagarsi attraverso I3 e I6 fino all uscita Q. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Lo switch M2-M4 è chiuso e consente al dato in uscita da I2 di propagarsi attraverso I3 e I6 fino all uscita Q.
20 c) Tempi di setup, hold e propagazione Tempo di setup = 60 ps Il dato D si deve propagare attraverso I1 e lo switch M1-M3 per arrivare al nodo N2, dove c è la capacità parassita di ingresso di I2. Tempo di hold = 40 ps Dopo il fronte del clock lo switch M1-M3 si apre completamente solo dopo la commutazione di I4 e I5 che richiede in tutto 80 ps, sul percorso di D, però, è presente l inverter I1, dunque D si presenta in ingresso allo switch con 40 ps di ritardo rispetto al colpo di clock (in pratica mentre D viaggia attraverso I1, CLK viaggia attraverso I4), dunque il tempo di hold si riduce al solo tempo di propagazione dell inverter I5. Tempo di propagazione = 180 ps (o 140 ps) Il dato memorizzato in N2 si deve propagare attraverso I2 (40 ps); a quel punto sono necessari altri 40 ps perché I5 faccia completare la chiusura dello switch M2-M4, il dato si propaga attraverso lo switch (20 ps), poi attraverso I3 (40 ps) e I6 (40 ps). E da notare, comunque, che in realtà lo switch M2-M4 si chiude anche prima che commuti I5, anche se solo parzialmente (ma abbastanza perché si superi la soglia logica), dunque si potrebbe considerare corretta anche una soluzione che NON consideri il tempo di propagazione di I5 nella somma. In realtà, entrambe le affermazioni sono sia vere che false, nel senso che se lo switch è solo parzialmente chiuso la tensione in ingresso all inverter che lo segue non è esattamente VDD (o 0) dunque tale inverter ha un tempo di propagazione più lungo di quanto ci si aspetta. In definitiva, essendo, molto complesso determinare esattamente QUANDO lo switch si chiude, verranno considerate corrette entrambe le risposte. d) Problema dell overlap. C è un potenziale problema di overlap dovuto al fatto che CLK2 è generato attraverso un inverter da CLK1. I due segnali potrebbero quindi essere entrambi alti (mentre I4 sta commutando) e causare la temporanea trasparenza del flip-flop.
21 ELETTRONICA DIGITALE SECONDA PROVA IN ITINERE A.A. 2008/ Gennaio COGNOME: MATRICOLA: NOME: POSTO: Regole: 9) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 10) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 11) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 12) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 13) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 14) Il tempo per la soluzione è 3 ORE durante le quali non è possibile andare in bagno. 15) La prova è costituita da 3 esercizi.
22 Esercizio 3 Dato il circuito in Figura, rappresentante un flip: e) Determinare il fronte di clock al quale è sensibile il flip-flop f) Determinare e spiegare dettagliatamente il suo principio di funzionamento g) Determinare (motivando dettagliatamente la risposta) il tempo di setup, hold e di propagazione, sapendo che gli inverter hanno tutti tempo di propagazione pari a 25ps mentre le reti di pull-down hanno tempo di propagazione di 40ps Figura 1: Circuito del flip-flop a) Fronte Il flip-flop è attivo sul fronte : NEGATIVO Infatti, quando CLK va basso si disabilita il master (memorizzazione dell ingresso) e si abilita lo slave (aggiornamento dell uscita).
23 b) Principio di funzionamento 1) Fase di trasparenza. 1.1 Il master è trasparente mentre il clock è: ALTO BASSO 1.2 In tale fase lo slave è INTERDETTO e memorizza il dato precedente grazie al seguente meccanismo: Essendo il clock ALTO, l enable dello slave (che è il clock negato) è BASSO, dunque le reti di pull-down sono interdettte e lo slave memorizza grazie al meccansimo di retroazione del bistabile. 2) Fronte del clock 2.1 Al fronte del clock il master si INTERDICE e memorizza il dato grazie al seguente meccanismo: Quando il clock va BASSO l enable del master interdice le reti di pull-down e il master memorizza grazie al meccansimo di retroazione del bistabile. 2.2 Lo slave invece si ABILITA e diventa trasparente grazie al seguente meccanismo: Quando il clock va BASSO l enable dello slave (che è il clock negato) va ALTO e si attivano le reti di pull-down. 3) Fase di memorizzazione. 3.1 Lo slave è trasparente mentre il clock è: ALTO BASSO 3.2 Durante tale fase il segnale memorizzato nel master si propaga in uscita grazie al seguente meccanismo: Essendo il clock BASSO, l enable dello slave (che è il clock negato) è ALTO, dunque le reti di pull-down sono abilitate dunque aggiornano l uscita in base ai valori memorizzati nel master.
24 c) Tempi di setup, hold e propagazione Tempo di setup = 65 psec Perché il dato venga correttamente memorizzato è innanzitutto necessario che il dato D riesca a propagarsi fino all ingresso di reset del master (dunque D deve passare attraverso l inverter, 25 psec). Questo è necessario in particolare quando D è basso, perché in tal caso è necessaria la negazione dell inverter perché D diventi alto e sia in grado di attivare una delle reti di pull-down del master. Dopo di questo, la rete di pull-down deve attivarsi (40 psec) e portare il nodo interno al di sotto di VDD/2. A tal punto la commutazione del bistabile è innescata e verrà conclusa dalla retroazione positiva del bistabile stesso. Tempo di hold = 0 psec Il clock è applicato direttamente al master, dunque non appena va basso disabilita le reti di pull-down e nessun ulteriore cambiamento di D può avere effetto. Tempo di propagazione = 90 psec Appena commuta il clock ci vogliono 25 psec (inverter) perché il clock si propaghi fino allo slave abilitando le sue reti di pull-down. Nel frattempo l inverter del bistabile termina anche la commutazione dei nodi interni quindi le due uscite del master sono già pronte al rispettivo valore (in realtà uno delle due è solo al di sotto di VDD/2, non ancora proprio 0, ma per i nostri scopi possiamo trascurare questo dettaglio). Appena si abilita lo slave, quindi, le reti di pull-down sono pronte a portare basso uno dei due nodi di uscita (40 psec). Se il nodo di uscita è il negato, bisognerà ancora aspettare il tempo di propagazione dell inverter del bistabile (25 psec) perché l uscita positiva sia aggiornata.
ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/ Dicembre 2003
ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/2004 22 Dicembre 2003 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456789 01234567890123456789012345678901234567890123456789012345678901234567890123456789012345678
DettagliELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/ Dicembre 2003
ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/2004 22 Dicembre 2003 12345678901234567890123456789012345678901234567890123456789012345678901234567890123456789 01234567890123456789012345678901234567890123456789012345678901234567890123456789012345678
DettagliELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/ Dicembre 2003
ELETTRONICA DEI SISTEMI DIGITALI 1 SECONDA PROVA IN ITINERE A.A. 2003/2004 22 Dicembre 2003 COGNOME: NOME: MATRICOLA: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che
DettagliSoluzione Modulo verilog:
Esercizio 1.1 Implementare in un unico modulo verilog l ALU di seguito descritta. A e B, operandi a 16 bit Sel, 4 bit per la selezione dell operazione Y, uscita a 16 bit L ALU contiene un unità aritmetica
DettagliLogica Sequenziale. Lucidi del Corso di Elettronica Digitale. Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica
Logica Sequenziale Lucidi del Corso di Elettronica Digitale Modulo 9 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Logica sequenziale Un
DettagliLogica sequenziale. Logica Sequenziale. Macchine a stati e registri. Macchine a stati
Logica sequenziale Logica equenziale Lucidi del Corso di Elettronica igitale Modulo Università di Cagliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Un blocco
DettagliELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/ Novembre 2003
ELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/2004 11 Novembre 2003 COGNOME: NOME: MATRICOLA: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non
DettagliEs. 07 Bistabile asincrono SC, Latch. Flip Flop sincrono D. Hold Time e Set Time, Flip flop sincrono J K, Flip flop
Es. 07 Bistabile asincrono SC, Latch sincrono SC, Latch sincrono tipo D, Flip Flop sincrono D. Hold Time e Set Time, Flip flop sincrono J K, Flip flop sincrono T, Flip Flop Flop sincrono D Master Slave,
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliReti logiche (2) Circuiti sequenziali
Reti logiche (2) Circuiti sequenziali 1 Un ripasso Algebra booleana: operatori, postulati, identità, operatori funzionalmente completi Circuiti combinatori: tabelle di verità, porte logiche Decodificatore
DettagliCircuiti sequenziali e latch
Circuiti sequenziali e latch Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimento Patterson: sezioni C.7 & C.8. 1/32 Sommario
DettagliI flip-flop ed il register file. Sommario
I flip-flop ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezioni C.9 e C.11 1/35
DettagliElettronica dei Sistemi Digitali Registri di memoria CMOS e reti sequenziali
Elettronica dei Sistemi igitali Registri di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema e-mail: liberali@dti.unimi.it
DettagliFlip-flop e loro applicazioni
Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop trasparenti Architettura master-slave Flip-flop non trasparenti
DettagliElettronica Sistemi Digitali 09. Flip-Flop
Elettronica Sistemi igitali 09. Flip-Flop Roberto Roncella Flip-flop e loro applicazioni Reti sequenziali elementari (6) L'elemento bistabile Latch o flip-flop trasparenti Temporizzazione dei flip-flop
DettagliI bistabili ed il register file
I bistabili ed il register file Prof. Alberto Borghese ipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/32 Sommario I problemi dei latch trasparenti sincroni
DettagliElementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:
I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: LATCH FLIP-FLOP. Elementi di memoria Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:
DettagliCalcolatori Elettronici
Esercitazione 2 I Flip Flop 1. ual è la differenza tra un latch asincrono e un Flip Flop? a. Il latch è abilitato da un segnale di clock b. Il latch ha gli ingressi asincroni perché questi ultimi controllano
DettagliAB=AB. Porte logiche elementari. Livello fisico. Universalità delle porte NAND. Elementi di memoria: flip-flop e registri AA= A. Porta NAND.
1 Elementi di memoria: flip-flop e registri Porte logiche elementari CORSO DI CALCOLATORI ELETTRONICI I CdL Ingegneria Biomedica (A-I) DIS - Università degli Studi di Napoli Federico II Livello fisico
DettagliCircuiti sincroni circuiti sequenziali:bistabili e latch
Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni circuiti sequenziali:bistabili e latch Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli
DettagliAXO Architettura dei Calcolatori e Sistemi Operativi. reti sequenziali
AXO Architettura dei Calcolatori e Sistemi Operativi reti sequenziali Sommario Circuiti sequenziali e elementi di memoria Bistabile SR asincrono Temporizzazione e clock Bistabili D e SR sincroni Flip-flop
DettagliIl Livello Logico-Digitale. I circuiti sequenziali
Il Livello Logico-Digitale I circuiti sequenziali 22 --25 ommario Circuiti sequenziali e elementi di memoria Bistabile asincrono Temporizzazione e clock Bistabili D e sincroni Flip-flop - 2 - Circuiti
DettagliTecniche di Progettazione Digitale Elementi di memoria CMOS e reti sequenziali p. 2
Tecniche di Progettazione igitale Elementi di memoria CMOS e reti sequenziali Valentino Liberali ipartimento di Tecnologie dell Informazione Università di Milano, 263 Crema e-mail: liberali@dti.unimi.it
DettagliCampionamento e memoria. Sommario. Sommario. M. Favalli
Sommario Campionamento e memoria M. Favalli Engineering epartment in Ferrara 2 Latch di tipo 3 Sommario (ENIF) Analisiesintesideicircuitidigitali / 29 (ENIF) Analisiesintesideicircuitidigitali 2 / 29 2
DettagliLOGICA SEQUENZIALE. Un blocco di logica puramente combinatoria è un. blocco con N variabili di ingresso e M variabili di uscita
LOGICA SEQUENZIALE Logica combinatoria Un blocco di logica puramente combinatoria è un blocco con N variabili di ingresso e M variabili di uscita che sono funzione (booleana) degli ingressi in un certo
DettagliELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/ Novembre 2003
ELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/2004 11 Novembre 2003 COGNOME: NOME: MATRICOLA: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non
Dettagli(competenze digitali) CIRCUITI SEQUENZIALI
LICEO Scientifico LICEO Scientifico Tecnologico LICEO delle Scienze Umane ITIS (Meccanica, Meccatronica e Energia- Elettronica ed Elettrotecnica Informatica e Telecomunicazioni) ITIS Serale (Meccanica,
DettagliI Bistabili. Maurizio Palesi. Maurizio Palesi 1
I Bistabili Maurizio Palesi Maurizio Palesi 1 Sistemi digitali Si possono distinguere due classi di sistemi digitali Sistemi combinatori Il valore delle uscite al generico istante t* dipende solo dal valore
DettagliCircuiti sincroni Circuiti sequenziali: i bistabili
Architettura degli Elaboratori e delle Reti Lezione 8 Circuiti sincroni Circuiti sequenziali: i bistabili Proff. A. Borghese, F. Pedersini ipartimento di Scienze dell Informazione Università degli Studi
DettagliEsercizi Logica Digitale,Circuiti e Bus
Esercizi Logica Digitale,Circuiti e Bus Alessandro A. Nacci alessandro.nacci@polimi.it ACSO 214/214 1 2 Esercizio 1 Si consideri la funzione booleana di 3 variabili G(a,b, c) espressa dall equazione seguente:
DettagliINVERTER IN CASCATA. Ponendo. t f = A N C L /β n = R n C L. e analogamente per t r per la coppia di inverter si ha. Se W p =2W n
INVERTER IN CASCATA Ponendo t f = A N C L /β n = R n C L e analogamente per t r per la coppia di inverter si ha Se W p =2W n T inv,pair = R3Ceq+ 3RC eq Se W p =W n t inv, pair = R2C eq + 2R2C eq =6RC eq
DettagliCorso di Calcolatori Elettronici I Elementi di memoria ing. Alessandro Cilardo
orso di alcolatori Elettronici I Elementi di memoria ing. Alessandro ilardo orso di Laurea in Ingegneria Biomedica Reti logiche con memoria In molte situazioni è necessario progettare reti logiche sequenziali,
DettagliCircuiti sequenziali
Circuiti sequenziali Docente teoria: prof. Federico Pedersini (https://homes.di.unimi.it/pedersini/ae-inf.html) Docente laboratorio: Matteo Re (https://homes.di.unimi.it/re/arch1-lab-2015-201.html) Sito
DettagliMisure e Sistemi Microelettronici (MSM) Sistemi
Misure e Sistemi Microelettronici (MSM) Sistemi Prof. Stefano Bertazzoni I semestre II emisemestre dal 24-11-08 al 29-01-09 Lunedì ore 13.30 15.45 Giovedì ore 14.00 16.15 Aula 4 NE Aula 2 NE Ricevimento
DettagliUniversità degli Studi di Cassino e del Lazio Meridionale Corso di Calcolatori Elettronici Elementi di memoria e Registri
di assino e del Lazio Meridionale orso di alcolatori Elettronici Elementi di memoria e Registri Anno Accademico Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario
DettagliLe porte logiche. Elettronica L Dispense del corso
Le porte logiche Elettronica L Dispense del corso Gli Obiettivi Introdurre il concetto di funzione logica. Dare una corrispondenza tra funzioni logiche e strutture di gate elementari. Introdurre l algebra
DettagliCircuiti sequenziali. Circuiti sequenziali e applicazioni
Circuiti sequenziali Circuiti sequenziali e applicazioni Circuiti sequenziali Prima di poter parlare delle memorie è utile dare un accenno ai circuiti sequenziali. Per circuiti sequenziali intendiamo tutti
DettagliElementi di memoria. Ing. Ivan Blunno 21 aprile 2005
Elementi di memoria Ing. Ivan Blunno 21 aprile 2005 1 Introduzione In questa dispensa verrà introdotta una particolare categoria di circuiti digitali: i circuiti sequenziali o circuiti con memoria. A differenza
DettagliMacchine sequenziali
Macchine sequenziali Dal circuito combinatorio al sequenziale (effetto di una retroazione) x z x j Y i, Rete Comb. Y i-, z h Y i,k M Y i-,k abilitazione a memorizzare M memorizza lo stato La nozione di
DettagliCOMPITO DI ELETTRONICA DIGITALE DEL 21/12/2005 ALLIEVI INFORMATICI J-Z
COMPITO DI ELETTRONICA DIGITALE DEL 21/12/2005 sufficiente al superamento della prova e non rende possibile l accesso alla prova orale. Quesito n.1: Confrontare, a parità di dispositivo di carico e di
Dettagli(HIGH) 0 (LOW) Porte logiche. Porte Logiche. L inverter. Rappresentazione dei segnali
Porte logiche Porte Logiche Lucidi del Corso di Elettronica Digitale Modulo 2 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Una porta logica
DettagliAdapted from J. Rabaey et al, Digital Integrated Circuits 2nd, 2003 Prentice Hall/Pearson a.a
Registro statico master-slave slave 1 1 73 Registro statico master-slave slave 2 2 74 Registro statico master-slave slave 1 memorizzazione: bistabile 3 Tsu Registro statico master-slave slave 1 4 Thold
DettagliCircuiti Sequenziali
Circuiti Sequenziali 1 Ingresso Circuito combinatorio Uscita Memoria L uscita al tempo t di un circuito sequenziale dipende dagli ingressi al tempo (t) e dall uscita al tempo (t- t ) Circuiti sequenziali
Dettagli(HIGH) 0 (LOW) Porte logiche. Porte Logiche. L inverter. Rappresentazione dei segnali
Porte logiche Porte Logiche Lucidi del Corso di Elettronica Digitale Modulo 2 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Una porta logica
DettagliLivello logico digitale
Livello logico digitale circuiti combinatori di base e circuiti sequenziali Half Adder - Semisommatore Ingresso 2 bit, uscita 2 bit A+ B= ------ C S C=AB S=AB + AB=A B A B In Out HA A B C S S HA A C S
DettagliLogica sequenziale: implementazione verilog
Logica sequenziale: implementazione verilog Lucidi del Corso di Elettronica igitale Modulo 11 Università di Cagliari ipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)
DettagliCircuiti Combinatori. Circuiti Combinatori. Circuiti Combinatori. Circuiti Combinatori
Fondamenti di Informatica B Lezione n.5 n.5 ircuiti ombinatori e equenziali ircuiti Ben Formati Introduzione ai ircuiti equenziali Elementi di Memoria Fondamenti di Informatica B Lezione n.5 In questa
DettagliCircuiti sequenziali
Circuiti sequenziali - I circuiti sequenziali sono caratterizzati dal fatto che, in un dato istante tn+1 le uscite dipendono dai livelli logici di ingresso nell'istante tn+1 ma anche dagli stati assunti
DettagliMemorie. Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A Università degli Studi di Milano
Laboratorio di Architetture degli Elaboratori I Corso di Laurea in Informatica, A.A. 2018-2019 Università degli Studi di Milano Memorie Nicola Basilico Dipartimento di Informatica Via Comelico 39/41-20135
DettagliReti Logiche 1. Prof. B. Buttarazzi A.A. 2009/2010. Elementi di memoria
Reti Logiche 1 Prof. B. Buttarazzi A.A. 2009/2010 Elementi di memoria Sommario Elementi di memoria LATCH FLIP-FLOP 25/06/2010 Corso di Reti Logiche 2009/10 2 Elementi di memoria I circuiti elettronici
DettagliCondizioni di trasparenza e generazione locale del clock senza scorrimento
STRUTTURE DI MEMORIA AD UNA FASE Registro D tipico Condizioni di trasparenza e generazione locale del clock senza scorrimento Latch statici Microelettronica 81 Latch e registri dinamici Due latch in serie
DettagliCORSO BASE DI ELETTRONICA (competenze digitali)
LICEO Scientifico LICEO Scientifico Tecnologico LICEO delle Scienze Umane ITIS (Meccanica, Meccatronica e Energia- Elettronica ed Elettrotecnica Informatica e Telecomunicazioni) ITIS Serale (Meccanica,
DettagliLogica CMOS dinamica
Logica CMOS dinamica Ing. Ivan Blunno 21 aprile 2005 1 Introduzione In quessta dispensa verrà presentata la logica CMOS dinamica evidenziandone i principi di funzionamento, la tecnica di progetto i vantaggi
DettagliMicroelettronica Corso introduttivo di progettazione di sistemi embedded
Microelettronica Corso introduttivo di progettazione di sistemi embedded Richiami di elettronica digitale per i sistemi a microprocessore Dentro la CPU: registri e macchine sequenziali prof. Stefano Salvatori
DettagliUniversità degli Studi di Cassino
di assino orso di alcolatori Elettronici I Elementi di memoria e registri Anno Accademico 27/28 Francesco Tortorella Elementi di memoria Nella realizzazione di un sistema digitale è necessario utilizzare
DettagliModelli per le macchine digitali
Reti sequenziali Modelli per le macchine digitali Ingressi Uscite i(t 0 ) i(t n ) MACCHINA DIGITALE u(t 0 ) u(t n ) TEMPO In generale l uscita di una macchina in un certo istante temporale dipenderà dalla
DettagliCapitolo 6. Reti asincrone. Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie
apitolo 6 Reti asincrone Elaborazione asincrona Procedimenti di sintesi e analisi Memorie binarie Reti sequenziali asincrone (comportamento) Elaborazione asincrona - Ogni nuovo ingresso determina: una
DettagliFondamenti di Elettronica Ing. AUTOMATICA e INFORMATICA - AA 2010/ Appello 09 Febbraio 2012
Fondamenti di Elettronica Ing. AUTOMATICA e INFORMATICA - AA 2010/2011 3 Appello 09 Febbraio 2012 Indicare chiaramente la domanda a cui si sta rispondendo. Ad esempio 1a) Esercizio 1. R 1 = 20 kω, R 2
DettagliGli elementi di memoria: i bistabili I registri. Mariagiovanna Sami Corso di reti Logiche 8 Anno
Gli elementi di memoria: i bistabili I registri Mariagiovanna Sami Corso di reti Logiche 8 Anno 2007-08 08 Circuiti sequenziali Nei circuiti sequenziali il valore delle uscite in un dato istante dipende
DettagliMEMORIA SRAM. Marco Robutti. June 28, La figure 1 mostra una tipica cella di memoria statica realizzata con la tecnologia CMOS.
MEMORIA SRAM Marco Robutti June 28, 204 Operazione di lettura a figure mostra una tipica cella di memoria statica realizzata con la tecnologia CMOS. Figure : Una cella di memoria SRAM realizzata con tecnologia
DettagliCircuiti Combinatori. Circuiti Combinatori. Circuiti Sequenziali. Circuiti Sequenziali
ircuiti ombinatori e equenziali Lezione n.5 n.5 I circuiti logici possono appartenere a due categorie: ircuiti ombinatori e equenziali ircuiti Ben Formati Introduzione ai ircuiti equenziali Elementi di
DettagliLe reti sequenziali sincrone memorizzano il proprio stato in dei FF-D
Reti Sincrone Le reti sequenziali sincrone memorizzano il proprio stato in dei FF-D Le variabili di stato future sono quelle all ingresso dei FF-D mentre le variabili di stato presente sono le uscite dei
DettagliCenni alle reti logiche. Luigi Palopoli
Cenni alle reti logiche Luigi Palopoli Reti con reazione e memoria Le funzioni logiche e le relative reti di implementazione visto fino ad ora sono note come reti combinatorie Le reti combinatorie non
DettagliCella di memoria SRAM a 6T
- memorie volatili - in base al meccanismo di scrittura RAM statiche (SRAM) o dinamiche (DRAM) - scrittura del dato tramite reazione positiva o carica su di una capacità - configurazioni tipo a 6 MOS/cella
DettagliTecnologia CMOS. Ing. Ivan Blunno 21 aprile 2005
Tecnologia CMOS Ing. Ivan lunno 2 aprile 25 Introduzione In questa dispensa verranno presentati i circuiti CMOS (Complementary MOS). Nella prima parte verrà analizzato in dettaglio il funzionamento di
DettagliCorso di Calcolatori Elettronici I Flip-flop
Corso di Calcolatori Elettronici I Flip-flop Università degli Studi di Napoli Federico II Dipartimento di Ingegneria Elettrica e delle Tecnologie dell Informazione Corso di Laurea in Ingegneria Informatica
DettagliMemorie a semiconduttore
Memorie a semiconduttore Lucidi del Corso di Circuiti Integrati Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Memorie: classificazione Le
DettagliLogica sequenziale: implementazione verilog
Logica sequenziale: implementazione verilog Lucidi del Corso di Elettronica Digitale Modulo 10 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)
DettagliI circuiti sequenziali
Elementi di logica digitale I circuiti sequenziali I circuiti combinatori non hanno memoria. Gli output dipendono unicamente dagli input. ono necessari circuiti con memoria, che si comportano in modo diverso
DettagliCircuiti sequenziali e latch
Circuiti sequenziali e latch Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano A.A. 23-24 /27 Sommario Circuiti sequenziali Latch asincroni
Dettagli05EKL-Progetto di Circuiti Digitali. Richiami di Reti Logiche
5EKL-Progetto di Circuiti Digitali Tutore: Federico Quaglio federico.quaglio@polito.it -564 44 (44) Richiami di Reti Logiche Tutoraggio # Sommario Richiami di algebra booleana Mappe di Karnaugh Coperture
DettagliFlip-Flop. Tipo Set/Reset. É il tipo più semplice di circuito sequenziale. Una realizzazione in logica NOR é rappresentata in figura:
Flip-Flop Sono gli elementi base per la costruzione di circuiti sequenziali complessi. Una caratteristica comune di tutti i circuiti sequenziali é quella di basarsi sull'uso di un circuito combinatorio
DettagliSisElnF1 17/12/2002. E CIRCUITI COMBINATORI E SEQUENZIALI E1 Circuiti combinatori
Ingegneria dell Informazione Modulo SISTEMI ELETTRONICI E CIRCUITI COMBINATORI E SEQUENZIALI E1 Circuiti combinatori» Porte logiche combinatorie elementari» Modello interruttore-resistenza» Circuiti sequenziali
DettagliAnno scolastico Supervisore Prof. Giancarlo Fionda Insegnante di Elettronica
A cura dell alunna Martina Covelli della classe IV sez. A Indirizzo Informatica Sperimentazione ABACUS Dell Istituto Tecnico Industriale Statele A. Monaco di Cosenza Supervisore Prof. Giancarlo Fionda
DettagliUNIVERSITÀ DEGLI STUDI DI PARMA FACOLTÀ DI INGEGNERIA Corso di Reti Logiche A
UNIVERSITÀ EGLI STUI I PARMA FACOLTÀ I INGEGNERIA Corso di Reti Logiche A anno accademico 2007-2008 prof. Stefano CASELLI prof. William FORNACIARI Appello dell 8 Gennaio 2008 Bozza soluzioni del 07.01.2008
DettagliCircuiti Digitali. Appunti del Corso
Circuiti Digitali Appunti del Corso Indice CENNI SULLA FISICA DEI SEMICONDUTTORI 1 Semiconduttori intrinseci (puri)... 2 Semiconduttori estrinseci (impuri)... 4 Semiconduttori di tipo P... 4 Semiconduttori
Dettagli2 storage mechanisms positive feedback charge-based
Sequential Logic Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state CLK 2 storage mechanisms positive feedback charge-based Positive Feedback: Bi-Stability V i V o = V i 2 V o2 V o2
DettagliFlip flop: tempificazione latch ed edge-triggered
Corso di Calcolatori Elettronici I A.A. 2010-2011 Flip flop: tempificazione latch ed edge-triggered Lezione 23-26 Università degli Studi di Napoli Federico II Facoltà di Ingegneria I flip flop - 1 Generalità
DettagliCorso di Circuiti Integrati Anno Accademico 2018/2019
Università degli Studi di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica EOLAB - Laboratorio di Microelettronica Corso di Circuiti Integrati Anno Accademico 2018/2019 ESERCITAZIONE 1 Dato
DettagliPROVA SCRITTA DEL MODULO DI. 16 gennaio 2017
PROVA SCRITTA DEL MODULO DI 16 gennaio 2017 NOME: COGNOME: MATRICOLA: ESERCIZIO 1 (4 punti) Descrivere la tabella di verità e le caratteristiche di un flip flop JK, disegnando il circuito completo visto
DettagliLogica cablata (wired logic)
Logica cablata (wired logic) Cosa succede quando si collegano in parallelo le uscite di più porte appartenenti alla stessa famiglia logica? Si realizza una ulteriore funzione logica tra le uscite Le porte
DettagliELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 18/1/2016
ELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 18/1/2016 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti
DettagliCalcolatori Elettronici B a.a. 2004/2005
Calcolatori Elettronici B a.a. 2004/2005 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Unità funzionali Unità funzionali: Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in
DettagliEsercitazione del 26/03/ Soluzioni
Esercitazione del 26/03/2009 - oluzioni 1. Bistabile asincrono C (detto anche R) C C ~ Tabella delle transizioni o stato prossimo: C * 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 X 1 1 1 X Configurazioni
DettagliFlip-flop, registri, la macchina a stati finiti
Architettura degli Elaboratori e delle Reti Lezione 9 Flip-flop, registri, la macchina a stati finiti Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell nformazione Università degli Studi di
DettagliElettronica digitale
Elettronica digitale Porte logiche a rapporto e a pass transistor Andrea Bevilacqua UNIVERSITÀ DI PADOVA a.a 2008/09 Elettronica digitale p. 1/22 Introduzione In questa lezione analizzeremo modalità di
DettagliLATCH E FLIP-FLOP PREMESSA
LATCH E FLIP-FLOP PREMESSA I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit. Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di
DettagliEsercitazione del 03/04/ Soluzioni
Esercitazione del 03/04/2008 - oluzioni 1. Bistabile asincrono (detto anche R) ~ * 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 X 1 1 1 X onfigurazioni vietate:il circuito per queste configurazioni
DettagliPSPICE Circuiti sequenziali principali
PSPICE Circuiti sequenziali principali Davide Piccolo Riccardo de Asmundis Elaboratori 1 Circuiti Sequenziali Tutti i circuiti visti fino ad ora erano circuiti combinatori, ossia circuiti in cui lo stato
DettagliElettronica dei Sistemi Digitali Le porte logiche CMOS
Elettronica dei Sistemi Digitali Le porte logiche CMOS Valentino Liberali Dipartimento di Tecnologie dell Informazione Università di Milano, 26013 Crema e-mail: liberali@dti.unimi.it http://www.dti.unimi.it/
DettagliELETTRONICA GENERALE, FONDAMENTI DI ELETTRONICA DIGITALE Appello d esame del 17/6/2015
Appello d esame del 17/6/2015 Ogni risposta corretta +2 punti, ogni risposta sbagliata -0,5 punti, ogni risposta in bianco 0 punti Minimo 6 punti sulle domande, minimo 2 punti sui problemi (20 minuti)
DettagliInterruttori Digitali
Interruttori Digitali Ing. Ivan Blunno 21 aprile 2005 1 Introduzione In questa dispensa verranno presentati gli interruttori digitali. In particolar modo si parlerà delle possibili realizzazioni mediante
DettagliProva scritta del 14 Luglio 2009 (secondo appello)
A.A. 2008-2009 - Corso di Teoria dei Circuiti Digitali Docente: Prof. Simone Buso Prova scritta del 4 Luglio 2009 (secondo appello) Cognome e nome: Matricola: Risolvere i seguenti problemi, indicando le
Dettagli