Cella di memoria SRAM a 6T

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1 - memorie volatili - in base al meccanismo di scrittura RAM statiche (SRAM) o dinamiche (DRAM) - scrittura del dato tramite reazione positiva o carica su di una capacità - configurazioni tipo a 6 MOS/cella (6T), 3 MOS/cella (3T) e 1 MOS/cella (1T) - configurazioni con uscite complementari o con uscita singola Cella di memoria SRAM a 6T M M 4 Q Q M 6 M 5 M 1 M 3 - struttura del flip-flop SR con i pass-transistors M e M dimensionamento dei MOS per corrette operazioni di WRITE e READ

2 Operazione di scrittura (WRITE) supponiamo di volere che Q = 1 0 M 4 Q=0 M Q=1 6 M 5 M 1 =1 =0 - Dimensionamento di M e M ( = /, = ): 4 6 M Tn Tp k n M 6 Tn 8 kp M 4 Tp 8 se Q=1 0 < W Q kn k M6 p M 4 L 0.4 W L n M6 p M 4 - Dimensionamento di M e M ( = /, = ): 1 5 M Tn Tp k n M5 Tn per SB k n M1 Tn 8 se Q=0 1 > W k 10k 1 W Q nm5 nm1 L 0 L nm5 nm1 : per effetto del flip-flop, anche con (W/L) M =(W/L), si ha che Q =0 1 1 M 5

3 Operazione di lettura (READ) supponiamo che Q = 1 precaricata M 4 precaricata Q=0 M Q=1 6 M 5 M 1 C bit C bit - Capacità delle linee di bit Cbit dell' ordine dei pf D lentamente variabile M 5 - Combinazione M1-M5come NMOS con carico ad arricchimento in saturazione - alore di Qdeve restare < / per evitare la distruzione del dato conservato - Dimensionamento di M e M ( = /, = ): 1 5 M Tn Tp k n M5 Tn per SB k n M1 Tn 8 W affinché Q 0 k 10k Q n M 5 n M 1 L n M 5 10 W L n M1 condizione opposta a quanto richiesto (ma non necessario) per WRITE

4 Cella di memoria SRAM con carico resistivo cella a 6T occupa troppa area resistenze RL di pull-up al posto dei PMOS area ridotta del 30% R L R L Q M 3 M 4 Q M 1 M - Resistenza RL alta per evitare consumo di potenza statico polisilicio - Se RLalta tp molto elevato e precaricate a LH - Se RL troppo alta pull-up non compensa leakage pull-up in TFT Confronto tra i diversi pull-up PMOS Resistenza TFT N di transistors (+ TFT) Dimensione cella -15 Corrente di standby (cella) 10 A 58. m 40.8 m 41.1 m A A

5 Cella di memoria DRAM a 3T W 1 R M 3 M 1 X M C S W R X -T 1 -T - la carica persa per leakage è rifornita con refresh anziché con pull-up (SRAM) - rispetto SRAM, la cella è semplificata eliminando la ridondanza delle uscite - contrariamente che in SRAM, non vi è nessun vincolo sulle dimensioni dei MOS - l' operazione di lettura è non-distruttiva - il valore di tensione in X corrispondente ad "1" è pari a W- T bootstrap

6 Cella di memoria DRAM a 1T Scrive "1" Legge "1" M 1 X X GND -T C C S / / sensing - per scrivere, la capacità CS è caricata o scaricata abilitando e - per leggere, la carica si ridistribuisce tra la capacità CS e la capacità C PRE S PRE C S CS C ( S=tensione iniziale su C S) - il valore dello swing è piccolo, tipicamente intorno ai 50 m - siccome è molto piccolo, occorre un sense amplifier per accelerare la lettura - è richiesta la capacità aggiuntiva C S, da considerare anche nel progetto - l'operazione di lettura è distruttiva necessità di rigenerare il dato - il valore di tensione in X corrispondente ad "1" è pari a - T bootstrap

7 - parti del sistema dedicate all'indirizzamento in una cella di memoria L - insiemi di N= porte logiche, con N=n di words e L=n bit di ingresso - progetto strettamente connesso a quello delle celle di memoria (pitch matching) Decodificatore di riga n MOS per porta n porte Usando pseudo-nmos o porte dinamiche n di transistors = (L+1)* L : decodificatore di indirizzo a 10 bit (L=10) A A A A A A A A A A A A A A A A A A A A A+A+A+A+A+A+A+A+A+A A+A+A+A+A+A+A+A+A+A (decodifica a porte NOR) In logica a rapporto o porte dinamiche n di transistors = 11104=11.64

8 Decodificatore dinamico a NOR da a4 pull-up precaricati GND GND Decodificatore dinamico a NAND da a4 pull-up precaricati progetto NAND minor area e consumo di potenza rispetto NOR

9 Decodifica a NAND mediante uso di predecoder decodificatore di indirizzo a 10 bit (L=10) A A A A A A A A A A A +A A +A A +A A +A A A (decodifica con NAND a 10 ingressi) (decodifica con NAND a 5 ingressi, predecodifica con NOR a ingressi) linee di indirizzo verticali 1 0 A A 3 A A 3 A A 3 A A 3 A 3 A A A 3 - riduzione n MOS se predecoder FCMOS ne servono (1046)+(544)=6.4 - poiché fan-in si dimezza (10 5) t si riduce di circa un fattore 4 p carico su linee di indirizzo verticali si dimezza ( ) ulteriore riduzione di tp

10 Decodificatori di colonna e di blocco K Se K=n bit di indirizzo di colonna multipleer a ingressi Decodificatore di colonna a pass-transistors DECODIFICATORE NOR A INGRESSI S 0 S 1 S S 3 D ottima velocità, solamente 1 MOS aggiuntivo lungo il segnale dati K K eccessivo n di MOS, pari a (K+1) + se K=10, n MOS pari a 1.88 Decodificatore di colonna ad albero D K ridotto n di MOS, pari a( -1) sek=10, n MOS pari a.046 bassa velocità, poiché K MOS in serie

11 tenere basso il valore di t per velocizzare le operazioni della memoria p t C p I bisogna renderlo il più piccolo possibile grande piccolo utilizzare un amplificatore di sense piccola ampiezza AMPLIFIC. DI SENSE ingresso uscita - in DRAM a 1T, necessario per amplificare la bassa ( 50 m) - in altre memorie, consente di ridurre su bit lines riduzione di tp e PD - compensa le limitate capacità di pilotaggio in uscita della cella di memoria - riducendo su bit lines minore consumo per caricare e scaricare bit lines - necessario per ripristinare sulle bit lines lo swing logico completo

12 Amplificazione differenziale - annulla gli effetti di diversi valori di tensione corrispondenti a "0" e "1" - sopprime il rumore dovuto alla e ad accoppiamenti capacitivi tra e - amplifica le differenze tra le due bit lines e - applicabile direttamente solo a SRAM - utilizzabile per più celle tramite decodificatore riduzione di area e potenza Schema per amplificazione in SRAM PC EQ cella SRAM AMPLIF. SENSE DIFF. y y D D q - passa al valore basso entrambe le bit lines vanno a PC - PC e passano al valore alto lettura del dato con o basso - quando 0.5 amplificatore di sense si attiva

13 Amplificatore di sense a specchio di corrente y M 3 M 4 M 3 M 4 y M 1 M M 1 M SE M 5 M 5 SE A g r //r A g r //r sense m1 o1 o3 alore tipico di Asense 10 sense m o o4 Amplificatore di sense ad accoppiamento incrociato y M 3 M 4 M 1 M y - struttura tipo DCSL - molto veloce (reazione positiva) - sensibile a malfuzionamenti (alto guadagno dinamico) SE M 5 Amplificatore di sense basato su latch EQ SE - inizializzato nel punto metastabile mediante EQ - dopo la lettura di = -, si abilita l'amplificatore di sense mediante SE - la reazione positiva conduce rapidamente l'uscita del circuito verso un punto di equilibrio stabile SE - configurazione idonea per rigenerazione in DRAM a 1T (necessaria interfaccia da single-ended a differenziale)

14 Conversione da single-ended a differenziale CELLA DI MEMORIA AMPLIFICATORE DI SENSE DIFFERENZIALE + _ REF REF deve sapersi adattare alle possibili variazioni di tensione da cella a cella y y Come scegliere? REF Architettura "open bit-line" con cella "fittizia" EQ R L 1 L 0 R 0 R 1 L SE L R C S... C S C S SE... C S C S C S cella "fittizia" amplificatore a latch cella "fittizia" - schema per cella DRAM a 1T - matrice di celle divisa in due parti uguali riduzione di C - celle "fittizie" precaricate a / tramite EQ e L, R - per lettura di L 0, L 1, ecc. (R 0, R 1, ecc.) abilitazione della sola cella fittizia L (R) - per celle (E)EPROM cella "fittizia" FLOTOX (FAMOS) con W/L dimezzato