ELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/ Novembre 2003

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1 ELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2003/ Novembre 2003 COGNOME: NOME: MATRICOLA: ORDINAMENTO (VO/NO): Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è due ore e mezza durante le quali non è possibile andare in bagno. 7) Verranno dati 5 minuti per la lettura di tutto il testo. Durante il compito, dopo tre quarti d ora circa e poi dopo altri 45 minuti, verranno dati altri due intervalli di 5 minuti durante i quali si potranno fare domande sulla comprensione del testo. Non sarà possibile farlo durante il resto del compito. 8) La prova è costituita da 3 esercizi da 10 punti ciascuno. Esercizio 1.1 Data la funzione: Z = (A+BC+DEF) a) Disegnare lo schematico del circuito CMOS statico che la implementa ipotizzando che B sia un segnale critico che arriva per ultimo. b) Dimensionare tutti i transistor secondo i criteri del dimensionamento ottimo NON semplificato sapendo che µ n /µ p =2 c) Scrivere un modulo verilog che implementi la funzione iniziale in stile strutturale a) Circuito e b) Dimensionamento (scrivere il valore di W/L affianco a ciascun MOS) W1 = 1 Wmin W2 = W3 = 2 Wmin W4 = W5 = W6 = 3 Wmin W7 = W8 = W9 = W10 = W11 = W12 = 6 Wmin I MOS pilotati da B sono più vicini all uscita per minimizzare il numero di nodi parassiti da pilotare quando commuta B.

2 c) Modulo verilog (scrivere in stampatello) module my_func(a,b,c,d,e,f,z); input A,B,C,D,E,F; output Z; wire A,B,C,D,E,F,Z,A1,A2,O1; and a1(a1,b,c); and a2(a2,d,e,f); or o1(o1,a,a1,a2); not n1(z,o1); endmodule Esercizio 1.2 Dato il seguente layout ed un processo CMOS con parametri: V TH V DSAT µ C OX COV CJ CJSW Keq PMOS: 0.6 V 0.4 V 25 ua/v ff/um 1 ff/um 2 1 ff/um 0.5 NMOS: VDD=3.3V 0.6 V 0.4 V 75 ua/v ff/um 1 ff/um 2 1 ff/um 0.5 a) Disegnare il circuito corrispondente (per chiarezza di disegno il metal1 non è colorato internamente, ma è rappresentato da un riquadro vuoto, seguitene i contorni per capire le interconnessioni). b) Trovare la funzionalità logica implementata c) Dire a quale famiglia logica appartiene la porta d) Dire quale è la commutazione HL di caso peggiore e spiegare perché. e) Determinare le dimensioni (W e L) di tutti i MOS, e solo le capacità parassite (ed eventualmente aree e perimetri di diffusioni necessari per calcolarle) necessarie al calcolo del tempo di propagazione per la commutazione individuata al punto d) f) Calcolare il tempo di propagazione per la commutazione al punto d) nel caso si abbia una carico di 10fF 1 QUADRATO = 0.2um

3 a) Circuito (dare un nome a ciascun MOS per potere compilare facilmente le domande successive) b) Funzione logica Z=(ABC) c) Famiglia logica PSEUDO-NMOS d) Commutazione di caso peggiore A B C 0->1 1 1 Perché: Il caso peggiore per le commutazioni HL si ha quando la capacità da scaricare è massima (quindi è coinvolto il maggior numero di capacità parassite) e quando la corrente a disposizione per la scarica è minima. In questo caso si ha un solo percorso possibile per la scarica (attraverso i 3 nmos), quindi si tratta di vedere semplicemente quando è massima la capacità da scaricare. Ovviamente il caso peggiore è quello in cui entrambi i nodi interni debbono essere scaricati e questo succede appunto nella commutazione indicata perché, essendo B=1 e C=1 i due nodi interni (drain di M2 e di M3) sono entrambi inizialmente connessi all uscita, quindi le capacità parassite che vi sono connesse debbono essere scaricate quando commuta A accendendo M3. In questa commutazione debbono essere pilotati i drain di M1, M2, M3, M4 (quindi tutte le Cdb e Cgd associate) e i soli source di M1 e M2 (quindi anche le loro Csb e Cgs). e) Dimensioni e capacità (compilare solo le caselle richieste dal testo, cioè tutte le W e L e solo le caselle necessarie al calcole delle capacità parassite individuate al punto d) NOME W L AD AS PD PS Cdb Csb Cgd Cgs M4 1.20E E E E E E E E-16 M1 1.20E E E E E E E E E E-16 M2 1.20E E E E E E E E E E-16 M3 1.20E E E E E E E E-16 f) Tempo di propagazione Si applica la formula di Elmore tenendo conto dei nodi interni N1 (source di M1 e drain di M2) e N2 (source di M2 e drain di M3). Cp1 = Csb1 + Cdb1 + Cgs1 + Cgd1 = 1.2 ff Cp2 = Csb2 è Cdb3 + Cgs2 + Cgd3 = 1.32 ff (Cgd3 pesata 2 per Miller) CL = CL + Cdb4 + Cdb1 + Cgd4 + Cgd1 = ff Isat1 = Isat2 = Isat3 = 225 ua Req1 = Req2 = Req3 = Req = ¾ VDD/Isat1 = 11kΩ tphl = 0.69 Req (Cp2 + 2 Cp1 + 3 CL) = 391 psec

4 Esercizio 1.3 Dato il circuito in Figura, costituito da due porte logiche dinamiche in cascata: a) Determinare la funzione logica Z1. b) Determinare la funzione logica Z2 (ovviamente in funzione degli ingressi A, B e C) c) Dire se esiste qualche potenziale problema nella connessione in cascata delle due porte. Se la risposta è SI, dire per quale combinazione di ingresso (se più di una basta citarne una sola) si può verificare il problema, se la risposta è NO spiegare perché. d) Scrivere la netlist spice per l analisi in transitorio, supponendo che gli ingressi A, B e C siano costanti e commuti il segnale di clock fn. d) Netlist spice * Logica dinamica * Inclusione dei modelli dei mos, gli nmos sono definiti come N1 e i pmos come P1.include models.dat * -- Netlist * Non essendo definite altrimenti nel testo prenderò dimensioni a scelta per * le W e L di tutti i MOS * Porta Z1 m1 Z1 fn vdd vdd p1 w=1u l=1u m2 Z1 A 1 0 n1 w=1u l=1u m3 1 B 2 0 n1 w=1u l=1u m4 2 fn 0 0 n1 w=1u l=1u * Porta Z2 m5 Z2 fn vdd vdd p1 w=1u l=1u m6 Z2 Z1 3 0 n1 w=1u l=1u m7 Z2 C 3 0 n1 w=1u l=1u m8 3 fn 0 0 n1 w=1u l=1u * Generatori * Scelgo ad esempio la combinazione che ho individuato come problematica anch * se non espressamente richiesto dal testo vdd vdd 0 dc 3.3 va A 0 dc 3.3 vb B 0 dc 3.3 vc C 0 dc 0 vfn fn 0 pulse n 1p 1p 1n 2n a) Funzione Z1 Z1= (AB) b) Funzione Z2 Z2 = ((AB) +C) = ABC c) Connessione in cascata Esiste un problema che si verifica, ad esempio, per la combinazione A=1 B=1 C=0 e consiste nel fatto che l uscita Z2 dovrebbe essere pari a 1 (ABC =1), però, siccome all inizio della valutazione sia Z1 che Z2 sono 1 (a causa della precarica), un ingresso pari a 1 sul MOS M6 potrebbe causare la scaricare di Z2 che non potrebbe più essere ricaricato e quindi Z2 potrebbe essere valutato erroneamente pari a 0. Non esiste problema perché: * Analisi.tran 1p 4n.end

5 ELETTRONICA DEI SISTEMI DIGITALI 1 PRIMA PROVA IN ITINERE A.A. 2004/ Novembre COGNOME: NOME: MATRICOLA: ORDINAMENTO (VO/NO): Esercizio 1 Dato il layout in Figura ed un processo CMOS 0.4um di parametri: VTH VDSAT µc OX COV CJ CJSW Keq PMOS: 0.6 V 0.4 V 25 ua/v ff/um 1 ff/um 2 1 ff/um 0.5 VDD=3.3V NMOS: 0.6 V 0.4 V 75 ua/v ff/um 1 ff/um 2 1 ff/um 0.5 a) Disegnare lo schematico del circuito implementato (1 quadrato di lato = 0.2um) b) Scrivere la netlist spice per la simulazione in transitorio del circuito, dettagliando TUTTI i parametri geometrici di interesse c) Determinare, QUALITATIVAMENTE, se la soglia logica è maggiore o minore di VDD/2 e spiegare perché. d) Calcolare il tempo di propagazione HL se il carico è una capacità pari a 10fF. Layout Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro è pasticciabile a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono spinzati per errore, bisogna chiedere immediatamente che vengano ripinzati. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, o a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE e 30 MINUTI durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova. 8) La prova è costituita da 3 esercizi da 10 punti ciascuno.

6 b) Netlist SPICE (SCRIVERE IN STAMPATELLO) c) Soglia logica La soglia logica è MINORE di VDD/2. Infatti: Il rapporto fra la mobilità del NMOS e del PMOS è 3 (dai dati del processo), tenendo conto che le VDSAT sono uguali il PMOS dovrebbe essere 3 volte più largo del NMOS per avere lo stesso K del pull-down. Così non è, il PMOS è solo poco meno del doppio del NMOS quindi la soglia logica sarà minore di VDD/2 in quanto lo NMOS è troppo conduttivo e l ingresso deve diventare più basso per riuscire a fare diventare la sua corrente equivalente a quella del pull-up. * Simulazione inverter * Inclusione modelli.include models.dat * * -- Netlist * * Inverter m2 Z A vdd vdd p1 w=2u l=0.4u ad=2.8e-12 pd=4.8u m1 Z A 0 0 n1 w=1.2u l=0.4u ad=1.68e-12 pd=4u * Carico cl Z 0 10f * * - Generatori * * Alimentazione vdd vdd 0 dc 3.3 * Ingresso va A 0 pulse n 1p 1p 1n 2n * * - Analisi - * tran 1p 2n.end d) Tempo di propagazione HL Scrivere le formule utilizzate per calcolare ogni parametro Isatn = uncox (W/L) VDSAT (VDD VTH VDSAT/2) = 225uA Reqn = ¾ VDD/Isatn = 11 kω Cdbn = Keq (CJ AD1 + CJSW PD1) = 2.84 ff Cgdn = COV W1 = 0.12 ff Cdbp = Keq (CJ AD2 + CJSW PD2) = 3.8 ff Cgdp = COV W2 = 0.2 ff CL = CL + Cdbp + Cdbn + 2Cgdp + 2Cgdn = ff tphl = 0.69*Reqn*CL = 131 psec

7 Esercizio 2 Dato il processo CMOS dell esercizio precedente: a) Disegnare il circuito della famiglia logica pseudo-nmos che implementa una porta NAND a 3 ingressi (A,B,C). b) Dimensionare i transistor in modo che la rete di pull-down sia equivalente ad un NMOS con (W/L)=2 e che la VOL sia al massimo pari a 100mV c) Calcolare il massimo consumo di potenza statica e dire in corrispondenza di quale combinazione di ingressi si verifica a) Circuito (dare un nome a ciascun MOS) b) Dimensionamento (con passaggi) I transistor del pull-down sono 3 in serie e devono essere equivalenti ad uno solo con Weq=2Lmin L1 = L2 = L3 = Lmin = 0.4 um W1 = W2 = W3 = 2*3*Lmin = 2.4 um Per dimensionare il pmos impongo la tensione VOL quando i 3 nmos in serie sono accesi. In tale condizione l uscita è pari a VOL, il pmos è evidentemente in saturazione e lo nmos equivalente in triodo. Le correnti del pmos e del nmos equivalente devono essere uguali: Isatp = Itrioden Isatp = upcox (W/L)p VDSAT (VDD VTH VDSAT/2) Itrioden = uncox (W/L)n [ (VDD-VTH) VOL VOL 2 /2] = 40uA (W/L)p = 1.6 Ho ottenuto un valore maggiore di 1 (quindi L=Lmin e dimensiono W altrimentiavrei fissatow=wmin e dimensionato L) L = Lmin = 0.4 um W = 1.6 Lmin = 0.64 um In realtà posso avere solo multipli di 0.2 scelgo quindi: W = 0.2 um Isatp = 37.5uA c) Massima potenza statica In corrispondenza della combinazione A B C Si ha un consumo di : Pstat = VDD Isatp = 3.3 * 37.5 ua = 124 uw Perché: Sia il pull-up che il pull-down sono accesi quindi scorre corrente dall alimentazione a massa. La corrente è quella di saturazione del pmos (che coincide con quella di triodo del nmos equivalente).

8 Esercizio 3 Dato il circuito in Figura (si consideri un processo CMOS con gli stessi parametri definiti negli esercizi precedenti): a) Determinare a che tipo di famiglia logica appartiene. b) Determinare la funzione logica Z c) Determinare il valore della tensione al nodo Z quando A=1, B=0 spiegando brevemente come si è ricavato tale valore a) Famiglia logica PASS-TRANSISOR b) Funzione Z A B Z Z = A+B ( porta OR ) c) Tensione al nodo Z 2.7V Perché: Quando A=1, B=0 risulta acceso il percorso attraverso M1 che deve copiare il valore di VDD presente in ingresso sul nodo A. Per portare Z a VDD però il transistor M1 deve caricare la capacità CL (tramite una corrente che scorre da A a Z, dunque A è il drain e Z il source). Non appena V(Z) = VDD-VTH = 2.7V la VGS di M1 diventa VDD-(VDD-TH)=VTH dunque M1 si spegne e non riesce a caricare ulteriormente il nodo Z. ELETTRONICA DIGITALE PRIMA PROVA IN ITINERE A.A. 2005/ Novembre COGNOME: NOME: MATRICOLA: Regole: 1) Non è consentito portare vicino al posto nulla che non siano penne, matite, gomma, calcolatrice non programmabile. Giacconi, borse, appunti e cellulari devono essere lasciati all ingresso dell aula. 2) Viene consegnato un gruppo di fogli pinzato di cui i primi contengono il testo e lo spazio per riportare la soluzione, l unica parte che verrà corretta è quella nei riquadri appositamente indicati, il resto dei fogli deve essere consegnato ma non verrà corretto. 3) Qualora la parte per la soluzione venisse pasticciata è possibile riscriverla su uno degli altri fogli (nella stessa forma, non allungata) e fare un riferimento all'interno del box soluzione. Il resto del compito ed il suo retro può essere pasticciato a piacere. Non verranno dati altri fogli. 4) Se i fogli vengono staccati per errore, bisogna chiedere immediatamente che vengano pinzati nuovamente. 5) Se un partecipante verrà trovato con fogli staccati, materiale non fornito dalla commissione, od a scambiare informazioni con colleghi verrà allontanato e non gli sarà permesso partecipare alle prove successive. 6) Il tempo per la soluzione è 2 ORE e 30 MINUTI durante le quali non è possibile andare in bagno. 7) Dato che la prova si svolge in 2 aule separate non sarà possibile fare domande durante il compito. All inizio della prova saranno dati 5 minuti per la lettura del testo dopo i quali si potranno fare domande sul testo degli esercizi. Altri 5 minuti di domande verranno riservati a metà prova. 8) La prova è costituita da 3 esercizi.

9 Esercizio 1 Dato il layout in Figura ed un processo CMOS 0.5um di parametri: V TH V DSAT µ C OX COV CJ CJSW Keq PMOS: 0.6 V 0.4 V 30 ua/v ff/um 1 ff/um 2 2 ff/um 0.5 NMOS: VDD=3.3V 0.6 V 0.4 V 60 ua/v ff/um 1 ff/um 2 2 ff/um 0.5 a) Disegnare lo schematico del circuito implementato (lato di 1 quadrato = 0.25um) b) Determinare la famiglia logica a cui appartiene il circuito. c) Individuare la funzione logica implementata (espressione algebrica e nome). Il segnale S0 è ovviamente il negato di S0 ed il segnale S1 il negato di S1. d) Calcolare il tempo di propagazione nel caso della combinazione A=0, B=1, C=0, D=1, S1=0 (quindi S1 =1), S0: 1->0 (quindi S0 :0->1) se il carico è una capacità pari a 10fF. a) Schematico del circuito. Dare un nome a ciascun MOS (M1, M2, M3, etc.) Layout (lato di 1 quadrato = 0.25um) b) Famiglia logica Pass-transistor c) Funzione logica Espressione algebrica Z = A S1 S0 + B S1 S0 + C S1 S0 + D S1 S0 Nome della porta logica (es. AND a 4 ingressi, XOR, etc. etc.) Multiplexer 4x1 (a seconda della combinazione di ingressi S1 e S0 fa passare uno fra A, B, C e D)

10 d) Tempo di propagazione Nella combinazione indicata la commutazione è (segnare con una crocetta): HL LH La corrente di scarica/carica è quella corrispondente al percorso: M1-M2 (in realtà al commutare di S0 il nodo interno N1 è GIA scarico e deve essere scaricato solo Z) spiegare brevemente il perché Al commutare di S0 si passa da una combinazione in cui Z era 1 ad una in cui Z deve diventare 0. Il nodo interno N1 è già scarico quindi il transistor M2 deve limitarsi a scaricare il nodo Z e tutte le capacità parassite che gli sono collegate. Le capacità parassite coinvolte sono (calcolare il valore SOLO DELLE CAPACITA COINVOLTE nella commutazione e mettere una crocetta nella colonna opportuna se la capacità subisce effetto Miller). Calcolare il valore di una capacità non necessaria sarà considerato un ERRORE. NOME MOS Cdb Csb Cgd Cgs Miller M1 M2 6.31E E-16 * M3 M4 6.31E E-16 * M5 M6 6.31E E-16 * M7 M8 6.31E E-16 * La capacità totale è: Esercizio 2 Data la seguente netlist spice ed il processo CMOS dell esercizio precedente: a) Disegnare lo schematico corrispondente. b) Dire se la porta è dimensionata in modo ottimo (NON SEMPLIFICATO); se no, spiegare qualitativamente quale è il tempo di propagazione maggiore (HL o LH) e correggere i valori del dimensionamento per avere un dimensionamento ottimo. c) Individuare la commutazione HL di caso peggiore (del circuito originale) e spiegare perché * Porta logica TALDEITALI * Inclusione modelli (N1 è lo NMOS e P1 il PMOS).include model.dat * Netlist M1 Z A 1 vdd P1 W=0.5u L=0.5u M2 1 B vdd vdd P1 W=0.5u L=0.5u M3 Z C 2 vdd P1 W=0.5u L=0.5u M4 2 D vdd vdd P1 W=0.5u L=0.5u M5 Z A 3 0 N1 W=0.5u L=0.5u M6 Z B 3 0 N1 W=0.5u L=0.5u M7 3 C 0 0 N1 W=0.5u L=0.5u M8 3 D 0 0 N1 W=0.5u L=0.5u * Non si fanno analisi e non ci sono generatori.end a) Circuito (dare un nome a ciascun MOS ed indicare il valore di W/L). CL = 3.644E-14 La corrente di carica/scarica è (indicare la formula usata): Isat = uncox (W/L) 2 VDSAT (VDD VTH VDSAT/2) = 180 ua (solo M2 scarica Z, perché N1 è già scarico) Req = kω Il tempo di propagazione richiesto è (indicare la formula usata): tp = 0.69 CL Req = 346 psec

11 b) Dimensionamento Il caso peggiore è dato da una commutazione (segnare con una crocetta): HL LH Perché: Il dimensionamento non è ottimo ed il percorso di carica peggiore (che coinvolge 2 pmos) risulta più resistivo del percorso di scarica peggiore (che coinvolge ugualmente 2 nmos). Il percorso di carica infatti è equivalente ad un mos di dimensione Esercizio 3 Implementare il circuito in logica CMOS dinamica corrispondente alla funzione e spiegare le scelte fatte. Z=[(A+B) (C+D)] a) Schematico del circuito (utilizzare un approccio a due livelli di logica, ossia con 2 porte in cascata). K p,equiv = up COX (W/L) p,equiv = ½ un COX (W/L) p,equiv = ¼ un COX Il percorso di scarica invece: K n,equiv = un COX (W/L) n,equiv = ½ un COX K p,equiv < K n,equiv Il dimensionamento ottimo è mostrato in Figura dal numero fra parentesi. c) Commutazione di caso peggiore La commutazione HL di caso peggiore (prima delle modifiche) corrisponde alla seguente combinazione: A=0 B=1 C=0 D:0->1 Perché: In tale situazione, a parità di corrente di scarica risulta massima la capacità parassita totale da scaricare poiché tutti il nodo interno è coinvolto nella commutazione: infatti N3 è nel mezzo del percorso di scarica. b) Motivazioni Si è utilizzata una implementazione in logica np per evitare i problemi dovuti alla connessione di due blocchi dinamici in cascata. L uscita del primo blocco è: Z1 = (A+B) L uscita del secondo è: Z = Z1 + (C D ) = (A+B)+(C D ) = [(A+B)+(C D )] = [(A+B) (C D ) ] = [(A+B) (C+D)]