Esercitazione III Simulazione PSpice dell invertitore CMOS

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1 Esercitazione III Simulazione PSpice dell invertitore CMOS Come è noto, nei circuiti CMOS vengono utilizzati sia dispositivi a canale N sia dispositivi a canale P. La principale differenza fra i due tipi di dispositivi è dovuta alla ridotta mobilità delle lacune rispetto agli elettroni, che determina una corrispondente riduzione del fattore K P del PMOS rispetto al MOS a canale N. Nel nostro caso risulta: K N =µnc OX = A/V 2 K P =µpc OX = A/V 2 Assumeremo inoltre che le tensioni di soglia dei dispositivi a canale P siano esattamente uguali, in modulo, a quelle dei MOS a canale N: V TP =-0.8V; V TN = 0.8V Schema circuitale e layout dell invertitore CMOS La Figura 1 riporta lo schema elettrico di un invertitore CMOS. Per ottenere una caratteristica di trasferimento simmetrica rispetto a V DD /2 e per eguagliare i tempi di propagazione tp HL e tp LH è necessario che risulti: K NMOS =K PMOS =K Per soddisfare questa condizione ricordando che K NMOS =(1/2)K N (W/L) N e K PMOS =(1/2)K P (W/L) P bisogna imporre la seguente relazione: (W/L) P = 2.5 (W/L) N Fig. 1 Schema circuitale di un invertitore in tecnologia CMOS Nei circuiti CMOS le lunghezze di canale dei dispositivi sono sempre scelte pari alla dimensione minima 2λ, in modo da ridurre la capacità di ingresso massimizzando al tempo stesso il fattore K dei dispositivi. Risulta pertanto: LP=L N =2λ. La condizione sui K fornisce quindi una relazione che lega le larghezze di canale dei due dispositivi: WP = 2.5 W N. Il progetto dell invertitore può essere completato imponendo una condizione aggiuntiva. Ad esempio, volendo minimizzare l area del circuito, sceglieremo: W N =3λ. Si ottengono in questo modo i parametri riportati in Tabella 1, che si riferiscono ad una tecnologia con λ=0.5µm. Si noti che dovrebbe essere: W P =2.5W N =7.5λ; dovendo essere tutte le dimensioni multipli interi di λ si è posto: WP=7λ.

2 L W NMOS 1.0µm 1.5µm PMOS 1.0µm 3.5µm Tab. 1 Lunghezza e larghezza di canale dei dispositivi dell invertitore CMOS Fig. 2 Lay-out di un invertitore CMOS. A D P D NMOS 9.75µm² 13µm PMOS 12.25µm 2 14µm Tab. 2 Aree e perimetri delle regioni di drain A partire dai dati riportati in Tabella 4.1 si ottiene il layout mostrato in Figura 4.2. Si noti che sia il terminale di ingresso che quello di uscita sono collegati su linee di metallo, in modo da consentire eventualmente un semplice collegamento in cascata di più invertitori. Dalla fig. 4.2 otteniamo le aree ed i perimetri delle regioni di drain dei due dispositivi, necessarie per realizzare le simulazioni SPICE. I dati sono riportati in Tabella 2. Analisi statica Per l analisi statica dell invertitore CMOS è sufficiente applicare un generatore di ingresso V IN al circuito di Fig.1. Assumeremo una tensione di alimentazione a V DD =5V. La caratteristica di trasferimento dell invertitore è riportata in Figura 3. Come ben noto dal corso di teoria, i valori di V OH e V OL sono pari a 5 V e 0V rispettivamente. Per ricavare i valori di V IH e V IL è utile considerare il grafico della derivata della caratteristica di trasferimento, anch esso riportato in Figura 3, in modo da individuare facilmente i valori della tensione di ingresso per cui la caratteristica di trasferimento assume una pendenza pari a -1.

3 Dai risultati riportati si osserva immediatamente che la caratteristica di trasferimento è simmetrica rispetto al valore V DD /2. Ciò è dovuto sia al progetto dell invertitore, realizzato in modo da eguagliare i fattori K dei due dispositivi, sia dal fatto che le tensioni di soglia dei due dispositivi che sono uguali in valore assoluto ( VTN = VTP = VT = 0.8). Per una valutazione analitica delle grandezze che forniscono i parametri statici della porta, riportiamo le equazioni approssimate per la determinazione di VIH e VIL e quindi dei margini di rumore: V V IH IL 1 5VDD = VT VDD = + VT T VDD V NM L = NM H = Fig.3 Caratteristica di trasferimento dell invertitore CMOS VOH VOL VIH VIL NMH NML Simulazioni SPICE 5 V 0 V Valori teorici 5 V 0 V Tab. 3 Margini di rumore dell invertitore CMOS La tabella 3, da completare a cura del lettore, prevede il confronto fra i dati ricavati mediante il simulatore e quelli ottenuti con le relazioni analitiche. La Figura 4 riporta la corrente assorbita dall invertitore CMOS al variare della tensione di ingresso. La figura evidenzia che la corrente si annulla sia per v I =V OH che per v I =V OL, e pertanto se ne conclude che la potenza statica dissipata dall invertitore CMOS è trascurabile. La corrente assorbita ha un valore massimo, I MAX, per v I =V DD /2. Il valore di I MAX può essere facilmente calcolato, osservando che per v I =V DD /2 entrambi i dispositivi sono in regione di pinch-off; risulta pertanto: I MAX = K ( V DD / 2 - V T )². Nel circuito di Figura 4.1 si ha: K=(1/2) K N (W/L) N = (1/2) K P (W/L) P. Sostituendo i valori numerici risulta: K = (1/2) 105 (3/2) = µa/v²; si ricava pertanto: I MAX = ( )² = 227.5µA, in accordo con la Fig. 4.4.

4 Fig..4 Corrente assorbita dall invertitore CMOS al variare della tensione di ingresso. Analisi dinamica 1) Ritardo di propagazione. Per valutare i tempi di propagazione dell invertitore è necessario considerare la presenza di un opportuno carico capacitivo connesso al nodo di uscita. Per semplicità, supponiamo che il carico dell invertitore CMOS sia costituito da un altro invertitore identico (fan-out pari ad 1), ed ipotizziamo inoltre la presenza di una capacità di interconnessione pari a 15fF. Si ottiene in questo modo il circuito riportato in Fig. 5. Utilizzando un segnale di ingresso con tempi di salita e di discesa di 100ps, si ottengono i risultati riportati in Figura 6. Il grafico evidenzia la forte simmetria della risposta dinamica dell invertitore CMOS: i ritardi di propagazione tphl e tplh valgono rispettivamente 74 e 77 ps. Confrontando i risultati di Figura 6 con quelli ottenuti nella esercitazione precedente capitolo, osserviamo che il tempo di propagazione della porta CMOS è inferiore rispetto a quella dell invertitore NMOS a parità di tecnologia e di fan-out. C =15fF L Fig. 5 Simulazione in transitorio dell invertitore CMOS.

5 Fig. 6 Ritardo di propagazione dell invertitore CMOS. Per una valutazione analitica dei ritardi, riferendoci alle formule analitiche si ha: t PHL CV T DD = tplh t 2KV 2 CV P ( V ) KV ( V ) DD T T DD 2 2 DD T in cui CT rappresenta la capacità di carico complessiva, data dalla somma delle capacità di gate di M P2 e di M N2, delle capacità drain-body di M P1 ed M N1 e della capacità di interconnessione: C T (W N +W P ) L C ox + (AD MP1 +AD MN1 )C J + (PD MP1 +PD MN1 )C JSW + C L Si lascia al lettore il compito di completare la tabella 3 in cui si confrontano i risultati ottenuti con il simulatore e le relazioni analitiche. tphl tplh tp Simulazioni SPICE 76ps 83ps 79.5ps Valori teorici Tab.3 Margini di rumore dell invertitore CMOS 2) Dissipazione di Potenza. La dissipazione di potenza in una porta CMOS è di tipo dinamico, e può essere considerata come la somma di due componenti. La prima componente (indicata con P D ) è dovuta al valore finito dei tempi di salita e di discesa del segnale di ingresso: durante le commutazioni dell invertitore ci saranno degli intervalli di tempo in cui sia l NMOS che il PMOS risultano contemporaneamente in conduzione e si manifesta un passaggio di corrente fra l alimentazione e la massa attraverso la serie dei due dispositivi. La seconda componente di potenza dissipata (indicata con P D ) è dovuta alla corrente erogata dall alimentazione per caricare la capacità all uscita dell invertitore. Analiticamente, le due componenti della potenza dissipata dinamica sono espresse dalle seguenti relazioni approssimate: P ' D 4 VDD = VDD K VT 3αT 2 3

6 2 D T DD P " = f C V In cui t r è il tempo di salita e di discesa del segnale di ingresso, f è la frequenza di commutazione e C T la capacità complessiva di carico. Per valutare con SPICE la potenza globale dissipata dall invertitore CMOS e per stimare singolarmente i due contributi P D e P D, poniamo come carico dell invertitore una capacità di 50fF,ed utilizziamo in ingresso un generatore che fornisca un impulso di durata pari a 3ns, con tempi di salita e di discesa di 1.5ns, in modo da enfatizzare il termine P D : I risultati riportati in Figura 4.7 mostrano l andamento delle tensioni di ingresso e di uscita, della corrente nei due MOS e dell energia dissipata durante la commutazione, ottenuta come integrale della potenza istantanea: s(-i(vdd)*v(vdd)). Fig. 8 Transitorio di commutazione, corrente negli MOS ed energia dissipata per un invertitore CMOS con un carico capacitivo di 50fF. Durante la commutazione alto-basso dell uscita, la capacità si scarica attraverso l NMOS e la corrente erogata dall alimentazione è dovuta soltanto alla conduzione simultanea dei due MOS. L energia dissipata in questa fase è pari a circa 0.11pJ. Durante la commutazione basso-alto dell uscita la corrente erogata dall alimentazione è molto maggiore ed include sia il contributo necessario alla carica della capacità di uscita, sia l aliquota legata alla conduzione simultanea dei due MOS. L energia dissipata in questa fase è pari a circa 1.84pJ.

7 Fig. 9 Potenza dissipata in un invertitore CMOS con una capacità di carico di 200fF ed una frequenza di 100MHz. La figura 9 riporta una simulazione SPICE dell invertitore CMOS con una capacità di carico di 200fF ed un segnale di ingresso di frequenza 100MHz. Si noti che la potenza istantanea raggiunge valori di picco di poco inferiori a 2mW. La potenza media, ottenuta da PROBE visualizzando il valor medio della potenza di picco, è pari a circa 0.55mW. Lasciamo al lettore il compito di controllare la corrispondenza di questi dati numerici con le relazioni semplificate viste a lezione. (si rammenti che le equazioni trovate si riferiscono alla potenza dissipata, non all energia e si noti inoltre che nella simulazione la capacità di carico totale dell invertitore include, oltre alla capacità di 50fF, anche le capacità drain-substrato dei due dispositivi). Viene inoltre lasciata al lettore la valutazione con SPICE della dipendenza delle due aliquote di potenza dissipata P D e P D al variare della capacità di carico, dei tempi di salita e di discesa del segnale di ingresso e della tensione di alimentazione.