INVERTITORE NMOS CON CARICO A SVUOTAMENTO

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1 CAPITOLO 3 INVERTITORE NMOS CON CARICO A SVUOTAMENTO 3.1 Schema circuitale e tracciato del circuito La Figura 3.1 mostra lo schema elettrico di un invertitore realizzato in tecnologia NMOS con carico a svuotamento. In figura viene inoltre suggerita una possibile numerazione dei nodi per l analisi SPICE. V DD V O V IN Fig. 3.1 Invertitore NMOS con carico a svuotamento. Per una corretta analisi del circuito proposto, oltre alle schede.model dei dispositivi, è necessario definire alcune grandezze geometriche dei due MOS (lunghezza e larghezza di gate, area e perimetro delle regioni di source e di drain). Questi dati possono essere ottenuti a partire dal tracciato (lay-out) del circuito. Nella Fig. 3. è riportato un possibile tracciato dell invertitore, ottenuto con il lay-out editor MICRO assumendo un valore di K R =4. La tecnologia considerata consente di realizzare dispositivi con lunghezza minima di canale pari a F=1µm; si noti in Fig. 3. che tutte le dimensioni geometriche del circuito sono multiple di λ=f/=0.5µm. Le regole di progetto della tecnologia prescelta impongono una larghezza minima pari a 3λ per le regioni diffuse, pertanto un dispositivo di dimensioni minime è caratterizzato da: W/L =3λ/λ.

2 Capitolo 3 Fig. 3. Lay-out semplificato dell invertitore NMOS con carico a svuotamento. (W/L) 1 =(6λ/λ); (W/L) =(3λ/4λ); In base al criterio di progettazione ad area minima (vedi [1] paragrafo 4.6) ed ai limiti imposti dalla tecnologia adottata si ottiene: W L λ 3µ m = KR = = λ 1µ m ; W L 3 1 3λ 15. µ m = = = K 4λ µ m Per quanto riguarda il calcolo delle aree e dei perimetri di source e di drain, le Figure 3.1 e 3. evidenziano che le regioni di drain di M1 e di source di M sono in effetti costituite da un'unica regione diffusa di tipo N. Di conseguenza, nella definizione dei parametri geometrici in SPICE è sufficiente valutare l'area ed il perimetro complessivi di questa regione, per poi ripartirli in modo arbitrario fra i due dispositivi. Nel seguito scegliamo di porre nulli i parametri geometrici del source di M. In questo modo si ottengono i parametri geometrici riportati in Tabella 3.1 Parametro L W AS AD PS PD MOS M1 1µm 3µm 10.5µm² 1µm² 13µm 15µm MOS M µm 1.5µm 0 1µm² 0 16µm Tab. 3.1 Parametri geometrici dei dispositivi dell invertitore NMOS con carico a svuotamento. 3. Analisi statica R

3 Invertitore NMOS 3 Il circuito da simulare è riportato in Figura 3.3, l'unica differenza rispetto alla Figura 3.1 consiste nell'aggiunta di un generatore di tensione di ingresso V IN e dell alimentazione V DD. Il file di ingresso per SPICE viene riportato di seguito: Inverter NMOS VDD V M nfet W=3.0u L=1.0u + AS=10.5p AD=1P PS=13u PD=15u M dnfet W=1.5u L=.0u + AS=0 AD=11p PS=0 PD=15u vin V.dc vin 0 5 0m.lib..\..\lib\e.lib.PROBE.END Si noti il riferimento ad una libreria, in cui sono contenute le schede.model dei dispositivi, ottenute nel Capitolo. La caratteristica di trasferimento del circuito viene calcolata con il comando.dc vin 0 5 0m che permette di applicare tra i nodi 10 e 0 del circuito, corrispondenti al generatore di tensione V IN, una tensione in continua variabile tra 0 e 5 V con passo di 0mV. Fig. 3.3 Schema completo dell invertitore NMOS con carico a svuotamento.

4 4 Capitolo 3 Il comando.probe permette di generare il file dati.dat che viene fornito in ingresso al programma PROBE per visualizzare graficamente delle grandezze elettriche presenti nel circuito. Caratteristica di trasferimento La caratteristica di trasferimento dell invertitore lega la tensione di uscita V O (nel nostro caso la tensione al nodo 0, V(0)) alla tensione V IN di ingresso. La caratteristica di trasferimento ottenuta da SPICE è riportata in Figura.4. Da questa figura è possibile ricavare i valori nominali di V OH e V OL e l escursione logica V OH -V OL. Nella stessa Figura 3.4 è riportato l andamento della derivata della caratteristica di trasferimento, ottenuta da PROBE aggiungendo la traccia: d(v(0)). In questo modo è facile ricavare i valori di V IH e di V IL, definiti entrambi dalla condizione che la pendenza della caratteristica di trasferimento nei punti indicati valga -1. V =5V OH V =0.17V OL V =1.1V IL V =.03V IH Fig. 3.4 Caratteristica di trasferimento dell invertitore NMOS con carico a svuotamento. V OH V OL V IH V IL NM H NM L Simulazioni SPICE 5 V 0.17V.03V 1.1V.97V 0.95V

5 Invertitore NMOS 5 Valori teorici 5 V Tab. 3. Margini di rumore dell invertitore NMOS I risultati della simulazione SPICE sono riportati in Tabella 3.. E istruttivo procedere al calcolo analitico approssimato dei margini di rumore, utilizzando le relazioni ricavate nel testo di teoria [1] e riportate di seguito per comodità: VOH = VDD VT VOL KR VDD VT1 ( ) (3.1) (3.) VT VIH VT 1 + (3.3) 3 KR VT VIL VT 1 + (3.4) K Dissipazione di potenza R Nel caso delle porte logiche NMOS, l'aliquota principale della potenza dissipata è dovuta alla corrente che fluisce nel circuito quando l'ingresso si trova a livello logico alto. Il valore medio di potenza statica dissipata dall'invertitore, assumendo che l'ingresso si trovi in ognuno dei due livelli logici con una probabilità del 50%, è data da: P D = P ( V ) + P ( V D OL D OH ) (3.5) In cui: P D (V OL )=V CC I(V OL ), P D (V OH )=V CC I(V OH ) dove I(V OL ) ed I(V OH ) indicano la corrente assorbita dall'invertitore rispettivamente per segnale di uscita basso ed alto. I valori P D (V OL ) e P D (V OH ) possono essere valutati visualizzando con PROBE la curva ID(M)*V(30). Tale grafico è riportato in fig. 3.5 al variare di V IN.

6 6 Capitolo 3 Fig. 3.5 Potenza statica dissipata dall invertitore NMOS al variare di V IN Nel nostro caso, essendo P D (V OH ) = 0 si ottiene: P D = P D ( V OL ) (3.6) Dal grafico in Figura 3.5 otteniamo: P D =0.71mW. Possiamo facilmente verificare, con dei semplici calcoli, il valore di P D. La corrente erogata dal dispositivo di carico, per tensione di uscita bassa, è data da: L = ( TD) I K V (3.7) 1 Il fattore K del MOS M è pari a: K = KP ( W / L) = (135/) (1.5/) µa/v² = 51 µa/v². Pertanto risulta: I L = 51 (.3)² µa = 70µA. La potenza dissipata quando l uscita è a livello logico basso è pari a: P D (V OL ) = V DD I L = 5 70 µw = 1.35 mw. La potenza media dissipata dall invertitore è data da: P D = P D (V OL )/ = 0.68 mw, in buon accordo con il risultato di SPICE.

7 Invertitore NMOS 7 C =10fF L Fig. 3.6 Schema circuitale per l analisi in transitorio dell invertitore NMOS 3.3 Analisi dinamica Per valutare i tempi di propagazione dell'invertitore è necessario considerare la presenza di un opportuno carico capacitivo connesso al nodo di uscita. Come è noto dal corso di teoria, tale carico capacitivo è dovuto a tre contributi: le capacità dei dispositivi che compongono l'invertitore stesso, la capacità di ingresso delle porte logiche a valle, ed infine la capacità della linea di interconnessione collegata all'uscita dell'invertitore. Nel nostro caso, per semplicità, supponiamo che il carico dell'invertitore NMOS sia costituito da un altro invertitore identico (fan-out pari ad 1), ed ipotizzeremo inoltre la presenza di una capacità di interconnessione C L =10fF. Il circuito da analizzare è riportato in Fig Le modifiche da apportare al file.cir utilizzato per la simulazione della caratteristica di trasferimento sono: l aggiunta dei due dispositivi M3 ed M4 (che costituiscono il secondo stadio di carico) e della capacità C L, ed inoltre la sostituzione del generatore di tensione continua in ingresso con un generatore di tensione che fornisca una adeguata forma d onda. Una possibile scheda per il generatore di ingresso è la seguente: VIN 10 0 PWL(0s,0.V 1ns,0.V 1.1ns,5V 4ns,5V 4.1ns,0.V)

8 8 Capitolo 3 Fig. 3.7 Analisi in transitorio dell invertitore NMOS con carico a svuotamento. In questo modo pilotiamo la porta logica con un segnale di ingresso variabile fra 0. V (V OL ) e 5 V (V OH ), e con tempi di salita e di discesa di 0.1ns e durata di circa 3 ns. Infine, per effettuare una simulazione in transitorio, la scheda.dc deve essere sostituita con la scheda:.tran 10ps 7ns che consente di ottenere una analisi del circuito in transitorio per una durata complessiva di 7ns. Completata la simulazione SPICE possiamo valutare i tempi di ritardo relativi alle due transizioni alto-basso (t PHL ) e basso-alto (t PLH ) dell'uscita. A questo scopo, in PROBE, è opportuno visualizzare su di uno stesso grafico sia il diagramma temporale del segnale applicato in ingresso (V(10)) sia quello del segnale in uscita (V(0)), come mostrato in Fig Per ottenere il valore di t PHL consideriamo il fronte di salita del segnale di ingresso e valutiamo gli istanti di tempo t 0 e t 1 in cui l'ingresso e l'uscita assumono un valore pari alla metà dell escursione logica: (V OH +V OL )/; il valore di t PHL può quindi essere facilmente valutato come: t PHL = t 1 - t 0. Il valore di t PLH viene ottenuto in modo analogo, considerando il fronte di discesa del segnale di ingresso. Dopo aver valutato t PHL e t PLH è facile ricavare il ritardo di propagazione della porta (t P ), che, come indicato in [1], è definito come:

9 Invertitore NMOS 9 t P = t PLH + t PHL (3.8) E' sempre buona norma nello studio dei circuiti elettronici sia analogici che digitali confrontare i risultati di una simulazione SPICE con quelli ottenuti da un'analisi manuale "con carta e matita" del circuito. Nel caso della valutazione del ritardo di propagazione dell'invertitore NMOS, seguendo l'analisi svolta nel Capitolo 4 di [1], i valori di t PHL e t PLH possono essere espressi dalle relazioni seguenti, ottenute ipotizzando un segnale di ingresso ideale, con tempi di salita e di discesa trascurabili: ( DD OL ) t C V V PHL T I H ( DD OL ) t C V V PLH T I L (3.9) (3.10) In cui I L è la massima corrente che eroga il dispositivo di carico M (per Vi= V OL e Vout=V OL ), I H è la massima corrente che assorbe il dispositivo M1 (per Vi= V OH e Vout=V OH ), mentre C T rappresenta il valore complessivo della capacità collegata al morsetto di uscita dell'invertitore. La corrente I L è data dalla (3.7) ed è pari a I L = 70µA. Il valore di I H è dato da: I = K ( V V ) H 1 DD T (3.11) Il fattore K del MOS M1 è pari a: 1 K1 = KP ( W / L) 1 = (135/) (3/1) µa/v² = 198 µa/v². Pertanto risulta: I H = 198 (5-0.8)² µa = 3.50mA. La capacità C T, come accennato in precedenza, include i contributi dovuti alle capacità dei dispositivi che compongono l'invertitore stesso, alla capacità di ingresso delle porte logiche a valle, ed infine la capacità della linea di interconnessione collegata all'uscita dell'invertitore. L equazione 4.36 in [1], fornisce un'espressione completa per il valore di C T. Per ottenere una stima approssimativa dei tempi di propagazione è possibile

10 10 Capitolo 3 approssimare ulteriormente tale equazione, includendo nell'analisi i due contributi più significativi: la capacità di gate C G del dispositivo MINV e la capacità drain-body di MINV1: CT CG3 + CDB1 + CL (3.1) Il valore di CG è pari a COX W3 L3, mentre CDB1 (che, come sappiamo, varia significativamente al variare della tensione applicata alla giunzione) può essere approssimata come: AD CJ+PD CJSW (CJ e CJSW sono riportate nella scheda.model dei dispositivi). Lasciamo al lettore il calcolo, nel caso in esame, della CT data dalla (3.1). Basandoci sulle simulazioni SPICE e sulle valutazioni teoriche approssimate, riportare nella Tabella 3.3 i tempi di propagazione del circuito. Si calcoli inoltre il prodotto ritardo-potenza dissipata che, come noto dal corso di teoria, rappresenta un importante parametro di merito per una famiglia logica. Per studiare l effetto di un forte carico capacitivo sui tempi di propagazione dell'invertitore NMOS, si aggiunga in parallelo all uscita (nodo 0) un condensatore da 0.1 pf. Come mostra la figura 3.8, la forma d onda di uscita è simile a quella ottenuta precedentemente, ma i tempi di propagazione risultano nettamente aumentati, come ci si poteva aspettare. Simulazioni SPICE Valori teorici τphl t PLH t P P D t P P D 0.71mW 0.68mW Tab. 3.3 Tempi di propagazione e prodotto ritardo - potenza dissipata per l invertitore NMOS con carico a svuotamento.

11 Invertitore NMOS 11 Fig. 3.8 Transitorio dell invertitore NMOS con una capacità di carico di 0.1 pf Si noti che il ritardo di propagazione della porta è sempre determinato dal valore di t PLH. Infatti, come analizzato in [1], il rapporto fra t PLH e t PHL è sempre maggiore di K R (che nel nostro caso è pari a 4 per garantire sufficienti margini di rumore). Valutare i nuovi valori dei tempi di propagazione (t PHL, t PLH e t P ) e confrontarli con quelli ottenuti in precedenza (sempre con SPICE), riportando i valori in Tabella 4.4 Carico in uscita : un inverter (fan-out 1) Carico in uscita: capacità di 0.1pF t PHL t PLH t P Tab. 3.4 Tempi di propagazione per l invertitore NMOS con carico a svuotamento, in presenza di una capacità di carico di 0.1pF.

12 1 Capitolo Elaborati proposti Qualora non espressamente indicato, utilizzare per i dispositivi i parametri e le schede.model forniti nel Capitolo. Assumere una tensione di alimentazione V DD =5V ed una tecnologia con λ=0.5µm. 1. Utilizzando le formule teoriche approssimate, progettare una porta logica NOR a quattro ingressi in tecnologia pseudo-nmos, in modo da soddisfare le seguenti specifiche: P D 800µW V OL 0.5V (per la peggiore possibile combinazione degli ingressi) La potenza dissipata deve essere calcolata considerando equiprobabili tutte le possibili combinazioni degli ingressi. Disegnare il layout del circuito con MICRO. Estrarre il circuito dal layout e determinare con simulazioni SPICE i valori di V OL e P D, verificando l'accuratezza del progetto. Calcolare i tempi di propagazione della porta progettata. Si assuma una capacità di carico di 5fF, in aggiunta a quella dei dispositivi che compongono la porta stessa. Effettuare una simulazione in transitorio con SPICE e confrontare i risultati delle simulazioni con i calcoli teorici. Effettuare un analisi parametrica con SPICE, variando la tensione di alimentazione fra 4.5 e 5.5V; valutare i valori massimi e minimi dei tempi di propagazione e dei margini di rumore.. Progettare una porta logica NAND a quattro ingressi in tecnologia pseudo-nmos, in modo da soddisfare le seguenti specifiche: P D 33µW V OL 0.V (per la peggiore possibile combinazione degli ingressi) Assumere una tensione di alimentazione di 3.3V La potenza dissipata deve essere calcolata considerando equiprobabili tutte le possibili combinazioni degli ingressi. Disegnare il layout del circuito con MICRO. Estrarre il circuito dal layout e determinare con simulazioni SPICE i valori di V OL e P D, verificando l'accuratezza del progetto.

13 Invertitore NMOS 13 Calcolare i tempi di propagazione della porta progettata. Si assuma una capacità di carico di 5fF, in aggiunta a quella dei dispositivi che compongono la porta stessa. Effettuare una simulazione in transitorio con SPICE e confrontare i risultati delle simulazioni con i calcoli teorici. Effettuare un analisi parametrica con SPICE, variando la tensione di alimentazione fra 3.0 e 3.6V; valutare i valori massimi e minimi dei tempi di propagazione e dei margini di rumore. 3. Progettare un invertitore pseudo-nmos, in modo da soddisfare le seguenti specifiche: P D 750µW V OL 0.5V Disegnare il layout del circuito con MICRO ed estrarre il circuito dal layout. Determinare con una simulazione SPICE i valori di P D e di V OL verificando l'accuratezza del progetto; valutare inoltre i margini di rumore dell invertitore. Utilizzando SPICE si valutino, infine, i tempi di commutazione della porta, supponendo di avere come carico una capacità di 75fF. Modificare le schede.model dei dispositivi, definendo la tensione di soglia VTO come un parametro. Le schede.model saranno le seguenti:.model nfet NMOS(LEVEL=1, KP=135u, {VTON}, LAMBDA=0.0, + GAMMA=0.5, PHI=0.7, TOX=15E-9, + CJ=4E-4, CJSW=1E-10, MJ=0.5, MJSW=0.5, PB=0.9, + CGSO=.5E-10, CGDO=.5E-10, CGSO=.5E-10).MODEL pfet PMOS(LEVEL=1, KP=54u, {VTOP}, LAMBDA=0.0, + GAMMA=0.5, PHI=0.7, TOX=15E-9, + CJ=4E-4, CJSW=1E-10, MJ=0.5, MJSW=0.5, PB=0.9, + CGSO=.5E-10, CGDO=.5E-10, CGBO=.5E-10)

14 14 Capitolo 3 Effettuare delle simulazioni parametriche della caratteristica di trasferimento dell'invertitore facendo variare le tensioni di soglia del 0%. Si aggiunga la seguente direttiva allo schema SPICE:.STEP PARAM VTON LIST lista dei valori di Vton Effettuare le stesse simulazioni al variare del parametro VTOP. Valutare i valori massimi e minimi dei margini di rumore e le variazioni dei margini di rumore rispetto ai valori nominali. Simulare il caso migliore ed il caso peggiore. Valutare i valori minimi e massimi dei tempi di propagazione e le variazioni dei tempi di propagazione rispetto ai valori nominali. Simulare il caso migliore ed il caso peggiore. 4. Progettare una porta logica pseudo-nmos che realizzi la seguente funzione: Y = A + BC, in modo da soddisfare le seguenti specifiche: P D 600µW assumendo che le otto combinazioni degli ingressi siano equiprobabili. V OL 0.3V Disegnare il layout del circuito con MICRO ed estrarre il circuito dal layout. Determinare con una simulazione SPICE i valori di P D e di V OL verificando l'accuratezza del progetto; valutare inoltre i margini di rumore dell invertitore. Utilizzando SPICE si valutino, infine, i tempi di commutazione della porta, supponendo di avere una capacità di carico di 50fF. 5. Progettare una porta logica pseudo-nmos che realizzi la seguente funzione: Y = AB + ACD, in modo da soddisfare le seguenti specifiche:

15 Invertitore NMOS 15 t p 100ps, per una capacità di carico di 50fF V OL 0.3V Assumere una tensione di alimentazione di 3.3V Disegnare il layout del circuito con MICRO ed estrarre il circuito dal layout. Determinare con una simulazione SPICE i valori di t p e di V OL verificando l'accuratezza del progetto; valutare inoltre i margini di rumore dell invertitore. Utilizzando SPICE si valuti, infine, la potenza dissipata dalla porta logica, assumendo che tutte le combinazioni degli ingressi siano equiprobabili. 6. Progettare una porta NAND e una porta NOR a tre ingressi, in tecnologia pseudo-nmos, in modo da soddisfare le specifiche seguenti: V OL,NAND =V OL,NOR 0.3V (per la peggiore combinazione degli ingressi) t p,nand = t p,nor 500ps, nel worst-case, per un carico di 50fF. Calcolare la potenza dissipata dalle due porte, considerando equiprobabili le quattro possibili combinazioni degli ingressi. Disegnare il layout dei circuiti con MICRO e determinare l area occupata dalle porte (intesa come rettangolo minimo che inscrive il layout). Utilizzando SPICE si valutino le caratteristiche statiche e dinamiche delle porte progettate, verificando l accuratezza del progetto. 7. Si consideri la seguente porta pseudo-nmos:

16 16 Capitolo 3 V DD M7 V O M1 A C M3 M4 M B C = 300fF L E M5 D M6 F Fig Porta pseudo-nmos. a) Quale è la funzione logica calcolata dal circuito di Fig. 3.11? b) Dimensionare il circuito in modo che sia t P 600ps per C L = 300fF e che V OL sia non maggiore di 0.45V nel caso peggiore. c) Simulare il circuito con SPICE in modo da verificare la correttezza dei calcoli. d) Valutare con SPICE i margini di rumore del circuito. e) Utilizzando SPICE, determinare il minimo valore di V DD compatibile con il corretto funzionamento del circuito. Commentare il risultato. 8. Si consideri il circuito mostrato in Figura.

17 Invertitore NMOS 17 C =15fF 1 C =35fF Qual'è la funzione logica implementata dal circuito? Si progetti la porta logica in modo che, per una tensione di alimentazione di 3.3V: 1) Si abbia Vol 0.V per entrambe le porte. ) La potenza dissipata dalla porta NOR sia di 00 µw, assumendo che le quattro combinazioni degli ingressi A e B siano equiprobabili. 3) La potenza complessiva dissipata dal circuito sia di 600 µw, sempre assumendo che le quattro combinazioni degli ingressi A e B siano equiprobabili. Disegnare il layout del circuito con MICRO ed estrarre il listato SPICE dal layout. Determinare con simulazioni SPICE i valori di V OL e P D e verificare l'accuratezza del progetto. Determinare analiticamente e tramite simulazione SPICE i tempi di propagazione delle due porte, considerando la presenza delle due capacità mostrate nello schema. E possibile progettare una struttura simile che realizza la funzione equivalenza ( Y = A B + AB)? 9. Realizzare la porta pseudo-nmos che realizza la seguente funzione logica utilizzando il numero minimo di dispositivi.

18 18 Capitolo 3 y = A B + A C D + A C E Assumendo V DD = 3.3V, si dimensioni il circuito in modo da avere: t p 350ps, per una capacità di carico di 100fF V OL 0.4V Verificare i risultati con SPICE e valutare la potenza dissipata, assumendo che gli ingressi siano equiprobabili. A causa delle tolleranze costruttive le V T dei dispositivi NMOS e PMOS possono variare del 5% rispetto al valore nominale. Dimensionare il circuito in modo che il tempo di propagazione, nel caso peggiore, resti sempre minore di 350ps e che la V OL, nel caso peggiore, sia sempre minore di 0.4V. Verificare in fine i risultati con SPICE eseguendo una analisi parametrica al variare della tensione di soglia. Per riferimenti riguardanti l analisi parametrica al variare della tensione di soglia si veda l'esercizio numero 3 della presente esercitazione.

19 Invertitore NMOS Un multiplexer è definito dalla seguente funzione logica: Y = S A + S B e può essere realizzato mediante inverter (I0 ed I1) ed una porta AOI (U1) come mostrato di seguito: A S I1 I Y B U1 Fig Multiplexer. Disegnare lo schema del circuito nel caso in cui le tre porte logiche siano realizzate in logica pseudo-nmos. Si dimensioni il circuito nei due modi seguenti: a) I1: V OL = 0.35V P D = 600 µw I: V OL = 0.35V P D = 600 µw U1: V OL = 0.35V P D = 1.4 mw b) I1: V OL = 0.35V P D = 600 µw I: V OL = 0.35V P D = 1.4 mw U1: V OL = 0.35V P D = 600 µw Per il calcolo di P D, assumere che per tutte le porte i livelli logici di uscita siano equiprobabili. Si simuli il circuito nei due casi (a) e (b) e si verifichi l accuratezza del progetto. Successivamente si riporti in un grafico l andamento di t P in funzione dalla capacità di carico C L posta sull uscita Y, per C L [10fF, 00fF]. Commentare il risultato. 11. Progettare una porta logica in tecnologia pseudo-nmos che realizza la seguente funzione:

20 0 Capitolo 3 y = ( A + B)( C + D) La porta deve operare sia per V DD = 3.3V che per V DD = 5V. Per entrambe le tensioni di alimentazione devono essere soddisfatte le seguenti specifiche: t p 300ps, per una capacità di carico di 100fF V OL 0.3V Disegnare il layout del circuito con MICRO ed estrarre il listato SPICE dal layout. Verificare i la correttezza del progetto con SPICE e valutare la potenza dissipata, assumendo che gli ingressi siano equiprobabili.