I circuiti logici NMOS. A.Carini Elettronica digitale

Transcript

1 I circuiti logici NMOS A.Carini Elettronica digitale

2 Invertitore NMOS

3 Analisi per via analitica I f (, ) D GS DS R I D DS

4 Analisi per via grafica

5 Calcolo di min I I D D N K per ( GS T ) DS DS DS GS K N ( GS T ) per DS GS T Poniamo e calcoliamo I GS min O DS Ipotesi: ( ) Da cui min D DS N GS GS I K ( ) T T DS T

6 Calcolo di min Poichè R I D DS K N min ( GS DS ) T K DS N ( GS R T ) R DS + 1

7 Progetto della resistenza R Consideriamo: k n 50 A / W K 100 / N A L T 1 5 Imponiamo: Si ottiene: min 0. R 30 k

8 Progetto della resistenza R Per realizzare: R 30 k Utilizziamo area drogata con resistenza 50 L 600 W Detta minimum-feature-size Minima dimensione di una resistenza: Minima area di gate: Minima area resistenza da 30 kohm: !!!

9 Invertitore NMOS con carico attivo

10 NMOS ad arricchimento DG 0 DS GS I I D K N ( ) T

11 NMOS ad arricchimento

12 NMOS a svuotamento GS 0 GS TD TD I D K N TD DS DS per I D K N per TD DS TD DS TD

13 NMOS a svuotamento

14 PMOS ad arricchimento GS I I D D K K P ( TP ) DS DS per P ( TP ) DS TP per DS TP

15 PMOS ad arricchimento

16 Invertitore con carico attivo

17 Invertitore con carico attivo

18 Caratteristica di trasferimento

19 Caratteristica di trasferimento

20 Caratteristica di trasferimento

21 Caratteristica di trasferimento A A : N1 interdetto, N in r. di triodo I < T, O A B : N1 in r. di pinch-off, N in r. di triodo B C : N1 ed N in r. di pinch-off C D : N1 in r. di triodo, N in r. di pinch-off

22 Livelli logici con NMOS a svuotamento OL IL IH OH K T1 T1 R + ( + TD K R TD TD + 3 K R T1 K ) R K R K K 1

23 Livelli logici con PMOS ad arricchimento OL IL IH OH T1 ( ) K T1 R + ( ( ) + K R TP ( ) + T1 TP K 3 K R ) R TP K R K K 1

24 Livelli logici

25 K R Invertitore con carico NMOS a svuotamento Invertitore con carico PMOS ad arricchimento 1 1 1, L L W W K K K N R , 5, L L W W L L W W K K K P N P R

26 Margini di rumore

27 Capacità del circuito C C + C + C G GS GB GD

28 Capacità del circuito C C T, NMOS CDB 1 + CSB + CGD + CGB + Cl + CG( K + 1) T, pnmos CDB 1 + CDB + CGD + Cl + CG( K+ 1)

29 Tempi di propagazione

30 Analisi grafica

31 Tempi di propagazione - calcolo i( t) C T d dt dt C T d i(t) t PHL C T * 1 do CT i i + C * N1 1 i N d o t PLH Dove: C T * 1 do C i OL C T * OL OL + * OH 1 i N d o

32 Tempi di propagazione - calcolo t P 1 ( ) PLH T t + t ( ) PHL Invertitore NMOS: PLH t t P t C 4I L C OL ( ) PLH T 4K TD OL Invertitore pseudo-nmos: t P t C ( ) PLH T OL 4K TP ( )

33 Potenza dissipata I OL P D 0 P I ) I OH Invertitore NMOS: P D, media Invertitore pseudo-nmos: I ( D OL) K P P D D K D TD ( D OL ( ) TP

34 Prodotto Ritardo Potenza P D t P P D C 8 C 8 T T ( ) OL

35 Porta NOR NMOS

36 Porta NAND NMOS

37 Dimensionamento dei MOS

38 Dimensionamento dei MOS

39 Confronto NOR - NAND 1 OL( W. C.) NOR K R ( NOR) L1 W W L OL NAND W1 L K R ( NAND) N L W 1 A parità di prestazioni statiche, ovvero di OL W 1, NAND N W1, NOR

40 FAN-OUT e FAN-IN FAN-OUT Limitazioni dovute alle prestazioni dinamiche ed all aumento del carico capacitivo in uscita 5 6 porte FAN-IN Infinito per le porte NOR 5 6 ingressi per le NAND a causa dell aumento della capacità di gate con il numero degli ingressi

41 edere: Paolo Spirito, Elettronica Digitale, Ed. McGraw-Hill Cap Cap