ELETTRONICA II. Prof. Pierluigi Civera - Politecnico di Torino. Gruppo C: Circuiti combinatori e sequenziali Lezione n.

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Carlo Antonella
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1 ELETTRONICA II Prof. Pierluigi Civera - Politecnico di Torino Gruppo C: Circuiti combinatori e sequenziali Lezione n C - 1: Circuiti combinatori reali

2 Gruppo B: Circuiti combinatori e sequenziali Circuiti combinatori reali Circuiti logici operanti nel tempo Circuiti sequenziali Contatori, divisori,sequenziatori,...

3 Circuiti combinatori reali Segnali e convenzioni Porte logiche elementari Consumi, ritardi Circuiti logici combinatori Circuiti logici combinatori complessi Librerie

4 Riferimenti al testo Millman-Grabel: Cap. 7: Combinatorial digital circuits Nicoud: Cap. 2: Sistemi combinatori

5 Segnali digitali Stati ed eventi Logica positiva e negativa Cadenze ed impulsi Fronti di salita e di discesa Regimi di operazione Relazioni tra segnali

6 Convenzioni di disegno alta impedenza (3-S) livello alto (1) SEGNALE livello basso (0) livello definito, basso o alto livello non definito

7 Porte elementari ed equivalenze A A A A A B C A B C A B C A B C

8 Simbologia Ingressi IN (normale) IN (normale) IN (trigger) Uscite EN (abilitazione) OUT (normale) OUT (normale) OUT (Collettore Aperto) OUT (tre stati)

9 Circuito combinatorio Tre parti funzionali: - condiz. di ingresso - operatore logico - condiz. di uscita IN1 ingresso circuito combinatorio operatore uscita OUT IN2 ingresso G12 EN

10 Parametri delle famiglie logiche Parametri elettrici visti in precedenza Velocità operativa: - massima cadenza di clock - ritardo di una porta Potenza dissipata - consumo per funzione logica - consumo per ogni commutazione

11 Valutazione del consumo Consumo dinamico NMOS TTL CMOS U U Proporzionale alla frequenza delle commutazioni

12 Relazione frequenza/consumo consumo famiglie CMOS famiglia bipolare famiglie bipolari con tecnologia migliorata frequenza

13 Risposta di un gate reale V I V O V I t V O t

14 Tempi di salita e di discesa t r e t f sono definiti con riferimento al 10% e al 90% dell escursione totale V O V H V L 10 0 t f t r t

15 Ritardo di propagazione V I V OH V OL t V O t PLH t PHL t

16 Problemi connessi con i ritardi A U B X A B X U

17 Esempio: decodificatore 7 segmenti f a b ^ ^ ^ ^ ^ ^ ^ e c decodifica del segmento "g" dato un numero tra 0 e 9 espresso in formato BCD Ingresso di cancellazione (blanking) Ingresso di test (lamp test) d 0000 => "0" 0001 => "1" => "9" g

18 Mappa di Karnaugh DC BA B C D g A B C g = A B C + B C D

19 Realizzazione a porte g = A B C + B C D A B C D g

20 Realizzazione NAND-NAND g = A B C + B C D A B g C D

21 Realizzazione NOR-NOR g = A B C + B C D A B g C D

22 Altre forme di realizzazione transistori (AND-OR-INVERT) Gate Array Tabelle (ROM) Logiche programmabili

23 Catalogo Con porte 2,3,4 ingressi (gate array) oppure con 74x04 e 74x10 MSI decodificatore 7 segmenti completo serie 74x46A e successivi

24 Porte combinatorie complesse Buffer, buffer invertenti, bidirezionali Multiplexer, demultiplexer Codificatori e decodificatori Addizionatori, incrementatori, comparatori,... Unità aritmetico-logiche, moltiplicatori

25 Buffer EN DIR buffer 8 vie buffer 8 vie bidirezionale

26 Selettori, Multiplexer,... mux 4:1 demux 1:4 8in priority encoder decodificatore 3:8

27 Selezionatori con uscite a 3 stati A EN EN U B

28 Comunicazione nelle due direzioni A B DIR bus dati (8 bit) 8 DIR

29 Funzioni matematiche e logiche comparatore addizionatore barrel shifter + EQ

30 Funzioni cablate (wired-xxx) V AL A B C U A B C U U = NAND (A, B)

31 Esercizio Progettare un circuito combinatorio con 3 ingressi (A,B,C) ed una uscita (V), dove V riporta il valore logico espresso dalla maggioranza degli ingressi (voter). Ad esempio: V=1 se almeno due ingressi, non importa quali, sono attivi

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