Inverter CMOS. Inverter CMOS

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1 Inverter CMOS Lucidi del Corso di Elettronica Digitale Modulo 4 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Inverter CMOS PMOS Tensione di alimentazione, storicamente 5 ma ormai, in tecnologie moderne, può essere 3.3,.5, 1.8, 1., 0.9 in out Tensione di uscita NMOS Tensione di ingresso E chiamato CMOS, da Complementary MOS perché sfrutta entrambi i tipi di MOS (p e n) 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro

2 Interruttore NMOS G GS > Tn R ON E sicuramente acceso se G S GS < Tn Il terminale di source è (tipicamente) quello in basso ed è collegato alla massa E sicuramente spento se G 0 Circuito aperto 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 3 Interruttore PMOS G S SG > Tp R ON E sicuramente acceso se G 0 SG < Tp Il terminale di source è (tipicamente) quello in alto ed è collegato all alimentazione ( ) E sicuramente spento se G Circuito aperto 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 4

3 Inverter: funzionamento di massima Nelle resistenze non scorre corrente quindi R I0 in 0 in out out 0 out in 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 5 Inverter: funzionamento di massima Ma perché possiamo affermare che la corrente è esattamente uguale a zero? La corrente non può scorrere verso massa perché lo NMOS è interdetto. Inoltre il carico (il circuito a valle) sarà necessariamente un circuito dello stesso tipo (nel caso più semplice un altro inverter uguale, come in fgiura) e perciò presenterà in ingresso i gate di un nmos ed un pmos che sono circuiti aperti e NON assorbono corrente. in 0 out out 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 6

4 Inverter: TC Se il comportamento di massima è giustamente quello di un inverter come è la TC? E necessario costruirla per punti conoscendo le curve caratteristiche dei due MOS al variare della tensione gate-source. Procedimento: si impone che le correnti del pmos e del nmos siano uguali (lo sono perché non ci sono altri possibili percorsi per la corrente). Graficamente questo significa disegnare le caratteristiche dei due mos sullo stesso grafico e trovare i punti di intersezione Nel caso del NMOS: GS in, DS out Nel caso del PMOS: SG - in, SD - out 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 7 SGp - in Inverter: TC E necessario mettere in relazione le grandezze della TC ossia ingresso ( in ) ed uscita ( out ) con le tensioni che determinano la corrente dei MOS ossia DSn ( SDp ) e GSn ( SGp ). I Dp in out SDp - out I Dn I Dp GSn in I Dn DSn out Perché la corrente non può andare da nessun altra parte 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 8

5 I Dn, I Dp in 0 in 0.15 PMOS Inverter: TC NMOS in 1 in in 0.50 in in in 0.65 in out 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 9 Inverter: TC (a) (b) pmos triodo pmos saturazione La TC è quella desiderata, ossia una TC che gode della proprietà rigenerativa out (c) nmos off ( IN < Tn ) pmos off ( IN > - Tp ) nmos saturazione Tn nmos triodo (d) (e) in 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 10

6 Inverter TC La caratteristica è divisa in 5 zone: Pmos in triodo, nmos spento (a) Pmos in triodo, nmos in saturazione (b) Pmos in saturazione, nmos in saturazione (c) Pmos in saturazione, nmos in triodo (d) Pmos off, nmos in triodo (e) Infatti lo NMOS è: Off se in < Tn In triodo se out < DSAT, in saturazione altrimenti Infatti il PMOS è: Off se in > - Tp In triodo se out > - DSAT, in saturazione altrimenti 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 11 Inverter CMOS Calcolo dei parametri statici Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

7 Parametri statici Una volta ottenuta la TC dell inverter si possono ricavare i parametri statici. Banalmente: OH OL 0 Per ricavare IL, IH e M bisogna utilizzare le equazioni dei MOS 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 13 Inverter: calcolo di M La soglia logica ( M ) si trova imponendo che le due correnti siano uguali e out in. Tale condizione si verificherà sicuramente nella zona (c) dove entrambi i MOS sono in saturazione. GS in M SG - in - M k n M Tn k p DSATp M Tp DSATp con M n Tn + + n r 1+ r k pdsatp µ pdsatpw pln r k µ W L n Tp p v v DSATp satp satn W W p n 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 14

8 Inverter: dimensionamento per M E possibile, ovviamente, a partire dall equazione precedente ricavare le dimensioni da dare ai transistor (o meglio i loro rapporti) per ottenere una precisa M. Ricordando che: k n W kn' µ nc L n OX W L n k p W k p ' µ pc L p OX W L p ( W / L) ( W / L) p n k' p k' n DSATp M M Tn Tp DSATp 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 15 Soglia logica: considerazioni La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del nmos La condizione ideale (che rende la caratteristica simmetrica e massimizza i margini di rumore) è quella in cui M / In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due lunghezze saranno uguali e pari alla lunghezza minima consentita dal processo Tipicamente, in processi moderni: Le tensioni di soglia di NMOS e PMOS sono uguali La DSATp è leggermente maggiore della (i PMOS sono meno soggetti alla velocity saturation) La mobilità degli elettroni è circa 3-4 volte quella delle lacune Se ne ricava che, per posizionare la soglia logica al centro dell intervallo il rapporto fra le dimensioni del PMOS e del NMOS è di Tipicamente, grosse variazione di W p non modificano di molto la soglia logica, un valore ottimo spesso utilizzato è quello di W p /L p W n /L n il che porta la soglia vicino a / (anche se non esattamente uguale) e mantiene le dimensioni dell inverter ridotte. 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 16

9 Margini di rumore Per calcolare i margini di rumore è necessario trovare IL e IH. Questo calcolo è complesso se si usano le definizioni standard. Modificheremo quindi la definizione dei due valori approssimando la TC come una curva spezzata, costituita da 3 tratti IL viene ora definito come il punto di intersezione della retta centrale (a pendenza g) con OH e IH come l intersezione con OL out OH TC (oltage-transfer Characteristic) Pendenza molto elevata pari a: M g OL in IL M IH 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 17 Sappiamo già che: OH OL 0 Margini di rumore Possiamo calcolare IH e IL geometricamente: IH IL M M g + M g M M Il guadagno g è ovviamente un numero numero negativo che deve essere calcolato. M - IL IH - M 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 18

10 I Calcolo di g Per prima cosa consideriamo IN OUT M ed uguagliamo le correnti del NMOS e PMOS, tenendo conto della modulazione di lunghezza di canale (qui non è trascurabile perché altrimenti il guadagno sarebbe infinito) ( 1+ λ ) I 1+ λ ( ) n OUT DSATp ( ) p OUT Deriviamo membro a membro per IN I IN I DSATp IN ( 1+ λ ) n OUT + λn OUT IN OUT ( 1+ λp ( OUT )) λp I DSATp I IN 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 19 Ricordiamo che Calcolo di g g d OUT /d IN Risolvendo per g, otteniamo: Trascuriamo al numeratore i termini dipendenti dai λ n e λ p µ nc g M OX I Tn Wn / Ln ( λ + λ ) n ( 1+ r) p ( 1+ r) ( λn + λp ) 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 0

11 Dimensionamento: considerazioni Si è visto che la condizione W p /L p W n /L n rende la caratteristica simmetrica, posiziona la soglia logica vicino al centro del range di tensioni e massimizza, contemporaneamente, i due margini di rumore Cosa succede se la condizione non è verificata? Qualitativamente si può pensare in questo modo: quando W p /L p <W n /L n lo NMOS è più conduttivo (assorbe più corrente) quindi è più difficile spegnerlo per portare l uscita a 0 quindi la soglia logica si sposta verso il basso. L opposto avviene se W p /L p W n /L n 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 1 Dimensionamento Poiché l obiettivo finale è sempre quello di avere i dispositivi più piccoli possibili (anche perché sono più veloci) per ottenere W p /L p W n /L n si agisce sulle larghezze (W) dei due MOS imponendo per ciascuno la lunghezza minima ottenibile per una data tecnologia Sarà quindi L n L p L min W p W n Nello schematico di un circuito digitale, dunque, affianco ad un transistor si mette un numero che rappresenta la sua W (espressa in micron) dando per scontato che la L sia la minima possibile In tecnologie moderne la lunghezza di canale arriva a L min 65nm. La stessa Intel prevede di arrivare a L min 45nm per il 007, L min 3nmper il Ottobre 006 ED - Inverter CMOS Massimo Barbaro

12 Caratteristiche statiche: riassunto Le tensioni nominali di uscita sono rispettivamente e 0 dunque coprono il massimo range di tensioni possibile (massimizzando i margini di rumore) Il valore delle tensioni nominali OH e OL NON dipende dalle dimensioni dei MOS (logica ratioless, ossia NON a rapporto) In condizioni statiche esiste sempre un percorso a bassa impedenza verso massa o verso l alimentazione (a seconda che sia chiuso lo NMOS o il PMOS) In condizioni statiche NON esiste un percorso di corrente diretto fra alimentazione e massa L impedenza di ingresso è molto elevata (virtualmente infinita) perché rappresentata dal gate di un MOS 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 3 Inverter CMOS Calcolo dei parametri dinamici Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB)

13 Inverter: caratteristiche dinamiche Per trovare le caratteristiche dinamiche è necessario un modello ancora più approfondito dei transistor. In prima approssimazione si può pensare che la risposta sia influenzata da una sola capacità che rappresenta tutte le capacità parassite e di carico connesse sul nodo di uscita in out C L 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 5 Inverter: tempo di propagazione Un approssimazione del tempo di propagazione si può trovare col semplice modello ad interruttore: L evoluzione del sistema è quella di un tipico sistema RC. La tensione d uscita avrà un andamento esponenziale (parte da ) fino ad arrivare a 0. Il tempo di propagazione è dato dal tempo che impiega un sistema del primo ordine a raggiungere il 50% ( /) dell escursione R eq out C L / out out ( t) e t R eq C L t t phl 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 6

14 Inverter: tempo di propagazione Definizione di tempo di t phl Andamento esponenziale out ( t phl) out ( t phl ) e t phl RC e t phl RC t ln( ) R C 0. 69R phl eq L eq C L 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 7 Calcolo del tempo di propagazione Evidentemente è necessario avere un modello ancora più dettagliato per avere informazioni quantitative sul comportamento dinamico. Il primo punto da focalizzare è il valore esatto della capacità C L di carico: da quali capacità è costituita e quanto valgono Il secondo punto è identificare R eq e, successivamente, sostituirla con un modello più concreto del MOS 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 8

15 Calcolo del tempo di propagazione Quali sono le condizioni di carico in cui misurare la capacità di carico C L? Ipotizziamo di avere come carico dell inverter la porta più semplice possibile (il caso migliore), ossia l inverter stesso In tale situazione infatti il tempo di propagazione sarà il migliore possibile, in tutti gli altri casi a carico maggiore corrisponderà t p maggiore out in Carico 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 9 Calcolo di t p : capacità in gioco C GSp +C GBp M p C DBp C Gp M p in out C GDp +C GDn C GSn +C GBn M n C DBn C W C Gn M n 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 30

16 Calcolo di t p : capacità in gioco Le capacità C GSn +C GBn e C GSp +C GBp non hanno influenza perché si suppone che il segnale in ingresso vari istantaneamente (ci pensa il generatore di segnale) Le capacità C DBn e C DBp sono capacità di diffusione La capacità C W è la capacità associata alla metallo di interconnessione fra i due inverter (spesso trascurabile) Le capacità C Gn e C Gp contengono diversi contributi (gate/bulk, gate/drain, gate/source) ma possono essere approssimate con la sola capacità di ossido (C OX WL) La capacità C GDn +C GDn è l unica che non sia connessa direttamente fra il nodo d uscita e la massa. Può essere trasformata in una capacità fra nodo d uscita e massa applicando il teorema di Miller. Contiene solo il contributo di overlap perché il PMOS e o NMOS sono sempre prevalentemente o in saturazione o in cutoff 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 31 Teorema di Miller Il teorema di Miller afferma che, se fra il nodo 1 e esiste il guadagno A è sempre possibile trasformare un ammettenza fra i due nodi con due ammettenze fra ciascuno dei due nodi e massa di valore opportuno. 1 Y 1 Y eq1 Y(1-A) Y eq Y(1-1/A) Nel caso dell inverter il guadagno fra il nodo di ingresso e quello di uscita può essere considerato pari a -1 nel punto di commutazione quindi Y eq1 Y eq Y 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 3

17 Calcolo di C L E possibile a questo punto calcolare C L come la somma di tutti i componenti connessi al nodo di uscita C C GDp C GDn alore C O W p C O W n Si usa il peso per via dell effetto Miller C DBp K (C eq J0 A Dp +C JSW0 P Dp ) C DBn K eq(c J0A Dn+C JSW0P Dn) C Gp C Gn C OXW p L p C OX W n L n 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 33 Calcolo del tempo di propagazione Per calcolare il tempo di propagazione HL facciamo l ipotesi che l ingresso commuti istantaneamente da 0 a. In tale caso si può affermare che il PMOS si spenga istantaneamente mentre lo NMOS si accende R eq I D (t) out (t) C L La corrente che scorre attraverso lo NMOS deve scaricare la capacità C L fino a 0 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 34

18 Calcolo di R ON Per calcolare R eq dobbiamo tenere conto che, in realtà, corrente del MOS varia al variare della tensione di uscita. Tipicamente si calcola quindi una resistenza media, integrando il valore della resistenza offerta (/I) al variare della tensione e dividendo per il range di tensioni di interesse R 1 eq 1 I( 1 ) d 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 35 Calcolo di R ON Per via della velocity-saturation il MOS si trova a lavorare, durante tutta la commutazione (ossia per out che varia da a /), in regione di saturazione. La è infatti tipicamente più piccola di /. La cosa non sarebbe vera nel caso classico, in quanto GS - TH è tipicamente maggiore di /. elocity-saturated Commutazione Classico Commutazione LIN SAT LIN SAT 1 1 / / GS - TH 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 36

19 R eq I 1 / / Calcolo di R ON / I (1 λ ) d d (1 + λ ) 1 1+ x 1 x R eq λ 4 I 9 Analoghi calcoli e risultato si possono ovviamente ottenere per il PMOS. Abbiamo quindi R eqn e R eqp, la prima interviene nel fenomeno di scarica (commutazione HL) e la seconda in quello di carica (commutazione LH) 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 37 Calcolo del tempo di propagazione Stessi conti si possono fare per il tempo di propagazione nella commutazione inversa (LH). Facendo la media si ottiene il tempo di propagazione globale: t p ( t + t ) phl plh 0.69C L R eqn + R eqp 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 38

20 Effetti del dimensionamento Per ragionare sul risultato ottenuto vediamo il singolo contributo del NMOS (analogo discorso si può fare per il PMOS), sostituendo la formula per la corrente di saturazione e, nella formula per la resistenza, transcurando l effetto di modulazione di lunghezza di canale (λ) che ha poco impatto: t phl 0.69C L 3 4 I 0.5 k' n ( W / L) ( / ) n C L Tn Da cosa dipende questo valore e come può essere diminuito? 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 39 Diminuzione di t p Le opzioni per la diminuzione del tempo di propagazione sono: Aumento della tensione di alimentazione In realtà non è praticamente possibile agire su questo parametro perché è fissato da motivazioni tecnologiche e di processo. Potendo farlo, però, t p diminuirebbe perché diminuirebbe la resistenza equivalente (per via della parte dipendente da λ che abbiamo trascurato nell ultima formula) Riduzione della C L Il che significa ridurre al minimo le dimensioni dei transistor e del carico Aumento di W n e (W p ) Questa è una soluzione solo parziale perché, a parità di carico, l aumento delle dimensioni comporta l aumento delle capacità parassite e quindi l aumento di C L (effetto di self-loading, l inverter carica sé stesso) 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 40

21 Dimensionamento: minimizzazione ritardo Il dimensionamento effettuato per posizionare la soglia logica a / non coincide col dimensionamento per la minimizzazione del ritardo intrinseco Infatti per avere M / è necessario rendere più largo il PMOS rispetto al NMOS in modo da equalizzare le resistenze equivalenti Ciò comporta, però, un aumento delle dimensioni del PMOS, ossia una aumento delle sue capacità parassite e della capacità di gate offerta in ingresso dall inverter di carico (supposto sempre che sia di identico all inverter in esame). Come è possibile allora minimizzare il ritardo accettando di rinunciare ad una soglia logica perfettamente centrata? 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 41 Dimensionamento per il ritardo Consideriamo un PMOS β volte più largo di un NMOS a dimensione minima: W L p W β L n Sappiamo che tutte le capacità parassite sono proporzionali alla larghezza del transistor quindi le capacità parassite del PMOS saranno β volte più grandi di quelle del NMOS iceversa, la resistenza equivalente del PMOS è inversamente proporzionale alla sua W quindi la R eqp sarà β volte più piccola di quella di un PMOS minimo [( + )( C + C ) C ] C + L Cdn 1 + Cdp 1 + Cgp + Cgn + CW 1 β dn1 gn W Capacità di diffusione (complessive) del primo inverter Capacità di gate (complessive) del secondo inverter Capacità dei wire R p R eqp β 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 4

22 Dimensionamento per il ritardo Mettendo tutto insieme: t p [( 1+ β )( C + C ) + C ] dn1 R r [( 1 + β )( C + C ) + C ] R 1 + dn1 gn gn W W eqn eqn Reqp + β β r R R eqp eqn Per ottenere il dimensionamento ottimo deriviamo rispetto a β ed uguagliamo a zero. Riscriviamo l espressione in modo più comodo: A R eqn r t p A( B + Bβ + C) 1 + B C dn 1 + Cgn β C C W 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 43 Dimensionamento per il ritardo Derivando: t p rb A B + β β r B ( B + C) β opt 0 Ar β ( B + B β + C) 0 β C r + B opt 1 β opt r 1+ C dn1 CW + C gn 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 44

23 Dimensionamento : considerazioni Se la capacità dei wire (C W ) è trascurabile si ottiene un rapporto proporzionale alla radice di r anzi che a r come ottenuto dal dimensionamento per la soglia logica. Paradossalmente, quindi, a transistor più piccoli corrispondono gate più veloci (sempre quando la capacità dei wire è trascurabile e supponendo un carico uguale al gate stesso) La ragione è da ricercare nel fatto che, alla diminuzione di uno dei due tempi di propagazione (quello LH) dovuto all aumento delle dimensioni del PMOS corrisponde un aumento del tempo HL dovuto al fatto che lo NMOS, a parità di dimensioni, deve scaricare una capacità più grande Il valore di β trovato corrisponde al punto in cui la media dei due fenomeni è minima il che NON corrisponde al punto in cui i due ritardi sono uguali (come sarebbe richiesto dall avere soglia logica pari a /) 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 45 Ritardo: riassunto Il ritardo di inverter si minimizza agendo sulle dimensioni (minimizzando la capacità parassita) Il dimensionamento per ritardo ottimo non corrisponde al dimensionamento per soglia logica ottima All aumentare delle dimensioni il gate si carica da solo (self-loading) e le prestazioni non migliorano più 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 46

24 Inverter CMOS Consumo di potenza Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Potenza dissipata Le componenti del consumo di potenza sono 3: Potenza statica: è quella dissipata quando l inverter ha ingresso costante, in condizioni di stabilità Potenza dinamica dovuta a C L : è la potenza consumata in commutazione, dovuta al fatto che in corrispondenza di una variazione d ingresso deve avvenire una variazione dell uscita che comporta la carica e la scarica di C L Potenza dinamica dovuta a correnti di cortocircuito: è la potenza che si dissipa in commutazione quando, temporaneamente, si creano percorsi conduttivi diretti fra alimentazione e massa 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 48

25 Potenza dinamica su C L Ogni volta che C L viene caricata in una commutazione LH una certa quantità di energia deve essere prelevata dall alimentazione. Parte di questa energia viene immagazzinata su C L e parte dissipata nel PMOS Se la transizione dell ingresso è istantanea, lo NMOS si spegne istantaneamente ed il PMOS si accende (inizialmente in saturazione) Il PMOS carica C L fino al valore di con la sua corrente di drain che varia al variare di out 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 49 Potenza dinamica su C L in 0 i ( t) C L d ( t) out dt out Non c è percorso diretto verso massa perché lo NMOS è off C L Energia fornita dall alimentazione E 0 i ( t) dt Energia assorbita da C L E CL 0 i ( t) ( t) dt out 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 50

26 Energia erogata dall alimentazione L energia totale erogata dall alimentazione per caricare completamente C L è: E L C C L 0 0 d d dt out out dt C L 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 51 Energia assorbita da C L L energia totale assorbita da C L è pari alla metà dell energia erogata dall alimentazione, questo perché l altra metà viene dissipata sul PMOS E CL C L 0 C L 0 out d dt d out out out dt C L 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 5

27 Transizione HL Nella commutazione opposta (HL) il PMOS si spegne e C L si scarica attraverso lo NMOS. In questa situazione l alimentazione non eroga energia (perché non eroga corrente). L energia che era stata precedentemente immagazzinata su C L viene dissipata sul NMOS 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 53 Potenza dinamica dissipata L energia totale dissipata in una doppia transizione (L->H->L) è data dalla somma di quella dissipata sul PMOS e sul NMOS. Tale energia è indipendente dalla resistenza dei MOS e dalle loro dimensioni La potenza dissipata si ottiene dividendo l energia per il tempo impiegato dalla doppia transizione (ossia moltiplicando per la frequenza di commutazione dell inverter) P dyn C L /T C L f 0->1 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 54

28 Potenza dissipata: considerazioni La frequenza f 0->1 per cui viene moltiplicata l energia non è necessariamente uguale alla frequenza di funzionamento del sistema Non è infatti vero che ogni singolo gate commuti alla frequenza del sistema (non tutti i gate commutano contemporaneamente) Questo fa sì che la frequenza effettiva da usare nella formula sia da pesare con un coefficiente moltiplicativo che deriva da considerazioni statistiche sulla probabilità di commutazione di vari gate La formula ci dà il caso peggiore (worst case) Per valutare il consumo reale bisogna avere delle statistiche sul numero di transizioni dell uscita, che dipendono dalla specifica operazione svolta dal circuito (switching-activity). Si ottiene che, se la probabilità di avere una transizione è pari a P 0 1 : P dyn C L P 0->1 f C eff f 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 55 Potenza dinamica da cortocircuito In realtà l ingresso non potrà mai variare instantaneamente fra 0 e (o e 0) ma assumerà tutto i valori intermedi. Mentre l ingresso compie la sua commutazione, in un certo range di tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi un cortocircuito (temporaneo) fra alimentazione e massa. Questo avviene quando l ingresso è: tn < in < - tp I Short 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 56

29 Potenza dinamica da cortocircuito Al variare della tensione di ingresso può capitare che i due dispositivi siano accesi contemporaneamente dando origine ad una corrente di cortocircuito (I short ) che dissipa potenza in I peak I short t f t r E dp I peak (t r +t f )/ P dp E dp f 0->1 f 0->1 I peak (t r +t f )/ 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 57 Potenza statica La dissipazione di potenza statica è molto piccola ed è legata solo a due fenomeni: La corrente di leakage attraverso i diodi parassiti La corrente di sottosoglia dei MOS. Corrente di sottosoglia, dovuta al fatto che, in realtà, il transistor non si spegne brutalmente ma conduce anche per GS inferiori alla soglia. Tanto più corto è il dispositivo, tanto minore è la tensione di soglia e maggiore la corrente di sottosoglia. n+ n+ Diodi parassiti (formati dalle giunzioni pn fra le sacche n+ di source e drain ed il substrato). Analoghe strutture esistono nel PMOS. 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 58

30 Potenza statica Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio il fatto di avere una dissipazione statica praticamente trascurabile Nelle tecnologia moderne (deep-submicron), dai 90nm in giù, la corrente di sottosoglia tende a dominare il fenomeno. Diodi parassiti (formati dalle sacche n+ e dal body e dalle sacche p+ e dalla nwell) Corrente di sottosoglia I S I D I leakage I S +I D P stat I leakage 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 59 Potenza dissipata La potenza dissipata totale è data dalla somma delle 3 componenti: P P stat +P dyn +P dp I leakage +[C L + I peak (t r +t f )/]f 0->1 In genere il contributo di P dyn è quello dominante 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 60

31 Prodotto Potenza/Ritardo (PDP) Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo (Power Delay Product), ossia il prodotto fra massima frequenza di funzionamento e ritardo. Nel caso CMOS si può ricavare dalla formula della potenza, notando che la massima frequenza di funzionamento dell inverter è pari al doppio del tempo di propagazione. Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL e LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che l ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di cortociruito: PDP P dyn t p C L f max t p C L (1/t p ) t p C L / Il termine PDP dipende solo da alimentazione e C L che vanno quindi minimizzate contemporaneamente. Il PDP è una misura dell energia mediamente consumata per una transizione. Come metrica ha però un difetto: mediando l energia sul tempo di elaborazione può essere resa bassa semplicemente riducendo la frequenza di operazione, ossia impiegando più tempo per fare la stessa operazione (a scapito delle prestazioni effettive). 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 61 Prodotto Energia/Ritardo (EDP) Una metrica più efficace è rappresentata dal prodotto energia/ritardo (Energy Delay Product) Lo EDP misura infatti l energia spesa a parità di prestazioni (a parità di velocità di funzionamento). Si può facilmente ricavare l EDP di un inverter CMOS dal suo PDP moltiplicando ulteriormente per il tempo di propagazione: EDP PDP t p C L / t p Si vede ora che, all aumentare della tensione di alimentazione aumentano le prestazioni (diminuisce t p ) ma aumenta anche l energia dissipata (quadraticamente). Al contrario, il PDP migliora indefinitamente al diminuire della (ovviamente a scapito delle velocità). 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 6

32 Potenza: riassunto La dissipazione di potenza statica è praticamente nulla La dissipazione di potenza dinamica è proporzionale al quadrato della tensione di alimentazione ed alla frequenza di commutazione In commutazione ci possono essere cortocircuiti temporanei fra alimentazione e massa Il PDP dipende solo da e da C L Lo EDP dipende da e da C L e dal tempo di propagazione 10 Ottobre 006 ED - Inverter CMOS Massimo Barbaro 63