ISTITUTO NAZIONALE DI FISICA NUCLEARE

Transcript

1 ISTITUTO NAZIONALE DI FISICA NUCLEARE Sezi one di Tri est e INFN- TS/ TCN- 07/ Novembre 2007 CARATTERIZZAZIONE DEL CAVO DI TRASMISSIONE DATI DA UTILIZZARE NEL SISTEMA DI ACQUISIZIONE DEL TELESCOPIO DI FASCIO DI SLIM5 Pietro Cristaudo 1 e Lorenzo Vitale 2 1) INFN-Sezione di Trieste, Laboratorio di Elettronica 2) Università di Trieste e INFN-Sezione di Trieste Sommari o Questo documento descrive le misure effettuate per la caratterizzazione del cavo di trasmissione dati lungo 30m da utilizzare nella catena di acquisizione dati del telescopio di fascio.

2 2 1. INTRODUZIONE Questo documento descrive le misure effettuate per la caratterizzazione del cavo di trasmissione dati di 30m da utilizzare nella catena di acquisizione dati del telescopio di fascio. Il cavo è stato realizzato su nostre specifiche dalla ditta inglese Selectronix [1]. Lo scopo è di verificare che sia possibile la trasmissione dei segnali a 120Mbit/sec e che i driver LVDS all interno dei chip FSSR2 riescano a pilotare il carico costituito dal cavo stesso. Le misure effettuate riguardano: il ritardo di linea, il ritardo tra due segnali di una stessa linea LVDS, ricezione segnale LVDS, jitter, ricezione segnale LVDS Outclk e ricezione segnale LVDS Out1. Le prove sono state effettuate sulla catena di acquisizione realizzata a Trieste e divise in due parti; una prima, descritta nel paragrafo 2, dove nella catena di acquisizione viene utilizzata una scheda di front-end senza i chip FSSR2 (Dummy board), ed una seconda, descritta nel paragrafo 3, dove viene utilizzata una scheda di front-end con i tre chip FSSR2 montati. 2. MISURE CON DUMMY BOARD Il set up di misura è costituito dai seguenti componenti: a) analizzatore di stati logici + pattern generator Agilent pod clk LVDS (IC driver TxI SN65LVDS179/3.3V) e pod data LVDS (IC driver TxI SN65LVDS387/ 3.3V b) oscilloscopio Lecroy WAVEPRO960 + sonde PP005 10:1 500MHz 10MΩ 11pF + sonda HFP2500; c) circuito prototipo con ricevitore LVDS 90LV032 (National d) cavo SCSI 3m utilizzato per confronto; e) cavo SCSI 30m Selectronix; f) circuito ADAPTER CARD; g) cavo twist end flat 1,5m; h) circuito stampato FSSR2 BOARD con montate le resistenze di terminazione da 100Ω; I punti e, f, g, h costituiscono parte della catena di lettura che verrá utilizzata nel test-beam. In figura 1 è riportato lo schema di massima del set-up di prova, mentre in figura 2 è mostrata la foto del particolare delle schede con i cavi.

3 3 Cavo 30m AGILENT A N P A DATAPOD Adapter card A T L Y T E CLK POD Z. R N Cavo flat 1,5m Oscilloscopio Lecroy Wavepro960 RX LVDS FSSR2 BOARD Fi gura1 Fi gura 2

4 Ri t ardo di propagazi one dei segnal i Nei paragrafi 2.1, 2.2 e 2.3 le misure con l oscilloscopio sono state fatte utilizzando le sonde modello PP005. Il DATA POD LVDS è stato collegato al connettore J11 Adapter Board. Mediante il Pattern Generator è stata inviata una sequenza di segnali LVDS sulla linee SHIN, MCLKA, SHCNTRL, MCLKB. Si è misurato il ritardo tra il segnale presente sul pin 14 di J7 e lo stesso segnale sulla resistenza di terminazione R9 della FSSR2 BOARD. In figura 3 e 4 sono riportate le forme d onda con il valore del ritardo e l ampiezza del segnale sulla resistenza di terminazione. Il ritardo misurato è stato di 152ns. Fi gura 3

5 5 Fi gura 4 Si è ripetuta la misura verificando il ritardo tra il segnale presente sul pin 14 di J7 e lo stesso segnale sul pin 14 di J7 della Adapter Card. In figura 5 e 6 sono riportate le forme d onda con il valore del ritardo e l ampiezza del segnale sulla resistenza di terminazione. Il ritardo misurato è stato di 142ns. Fi gura 5

6 6 Fi gura Ri t ardo t ra segnal i In figura 7 è mostrata la forma d onda dei due segnali positivi LVDS delle due coppie misurati su un terminale di due resistenze di terminazione della scheda FSSR2 BOARD; dalla figura risulta una differenza temporale nulla. Fi gura 7

7 Ri cezi one segnal e LVDS È stato collegato: - segnale CLK LVDS del CLK POD su connettore J11 in corrispondenza di MCLKB rispettando le polaritá; - segnale D0 LVDS del DATA POD su connettore J11 in corrispondenza di SHIN rispettando le polaritá. Un canale del circuito con il ricevitore LVDS 90LV032 alimentato a 3V è stato collegato ai capi della resistenza di terminazione della linea MCLKB e un altro ai capi della resistenza di terminazione della linea SHIN. Inviati dal Logic State Analyzer una sequenza di dati a 70MHz e verificato che il circuito converta il segnale LVDS in un segnale LVTTL, vedere figura 8 e 9. Fi gura 8

8 8 Fi gura Ji t t er La qualitá del segnale alla fine della catena è data anche dalla misura del jitter che è ottenuta con una misura dell eye pattern. La misura è stata fatta guardando i segnali all uscita del ricevitore LVDS con le sonde modello PP005. Per eseguire questa misura si è impostato sul pattern generator: - la trasmissione di una sequenza pseudo random di 512bit, con ogni dato che ha la durata del periodo di clock. - il clock settato a 70MHz. Il clk LVDS del clk pod è stato mandato ad un ingresso del circuito con ricevitore e l uscita TTL, con un cavetto lemo, come trigger all oscilloscopio. Il pod data è collegato al connettore J11 della Adapter Board. Triggerandosi sul clok generato dal clk pod e collegando la sonda all uscita del ricevitore LVDS si ottiene sull oscilloscopio le immagini di figura 10 e 11. Il jitter misurato è di 1,6ns.

9 9 Fi gura 10 Fi gura 11 In figura 12 e 13 sono mostrati i segnali differenziali (traccia 3 e 2) all ingresso del ricevitore LVDS visti ai capi della resistenza di terminazione da 100Ω, la traccia C mostrata il segnale differenza. Il jitter misurato è di 1,6ns.

10 10 Fi gura 12 Fi gura 13

11 11 In figura 14 e 15 sono mostrati le misure ripetute per una frequenza di 50MHz e 25MHz. Fi gura 14 Fi gura 15

12 12 È stato sostituito, all uscita del ricevitore LVDS, il cavetto lemo del clock (utilizzato come trigger) con la sonda di alta frequenza HFP2500; il segnale dati è stato misurato all uscita della scheda con il ricevitore LVDS con la sonda modello PP005. Sono state fatte le misure con un rate dei dati di 140Mbit/s (7,14ns), 70Mbit/s (14,28ns) e 35Mbit/s (28,56ns). La misura sono state fatte con il cavo SCSI lungo 30m e con un cavo SCSI lungo 3m. I segnali sono riportati nelle figura 16, 17, 18, 19, 20, 21. Nella tabella seguente si riportano i valori di jitter (calcolato come metá del intervallo misurato) ed il jitter percentuale calcolato come rapporto tra il jitter misurato ed la lunghezza del bit pari all inverso del bit rate. Normalmente il valore massimo di jitter percentuale accettabile è pari al 20%. Cavo 30m Cavo 3m Dat a rat e Ji t t er %Ji t t e Ji t t er %Ji t t er r 140Mbit/s 1.3ns 18% 1ns 14% 70Mbit/s 0.975ns 7% 1.1ns 7.7% 35Mbit/s 1.8ns 6% 1ns 3.5% I valori trovati sono inferiori al valore massimo. Fi gura 16

13 13 Fi gura 17 Fi gura 18

14 14 Fi gura 19 Fi gura 20

15 15 Fi gura 21 3 MISURE CON SCHEDA CON FSSR2 Il set up di misura è costituito dai seguenti componenti: a) oscilloscopio Lecroy WAVERUNNER6200A + sonda diff. AP034 + sonda HFP2500; b) circuito prototipo con ricevitore LVDS 90LV032 (National c) scheda di valutazione Spartan 3E (Avnet codice: ADSADS-XLX-SP3E- EVL100) d) cavo SCSI 30m Selectronix; e) circuito ADAPTER CARD; f) cavo twist end flat 1,5m; g) circuito stampato FSSR2 BOARD con montato un chip FSSR2; La FPGA presente nella scheda di valutazione genera i due clock LVDS MclkA e MclkB, sfasati tra loro di 90 ed il segnale di Master Reset. Per ottenere la frequenza di 50MHz e 60MHz è stata programmata con due firmware diversi. Il listato è riportato in Appendice. I punti d, e, f, g costituiscono parte della catena di lettura che verrá utilizzata nel test-beam. In figura 22 è riportato lo schema di massima del set-up di prova, mentre in figura 23 è mostrata la foto del particolare delle schede con i cavi. Sul cavo da 30m durante le misure saranno presenti i segnali: - MclkA, MclkB, MasterReset dalla scheda di valutazione Spartan 3E alla Box con la scheda FSSR2;

16 16 - Outclk_U2, Out1_U2 dalla scheda FSSR2 dalla scheda di valutazione Spartan 3E Scheda valutazione Spartan 3E Adapter card Cavo 30m RX LVDS Cavo flat 1,5m Oscilloscopio Lecroy WaveRunner 9600 FSSR2 BOARD Fi gura22 Fi gura 23

17 Ri cezi one segnal e LVDS Out cl k da FSSR2 chi p È stato collegato: - connettore flat cable scheda Spartan 3E al connettore J11; - connettore con resistenze di terminazione su connettore J13 in corrispondenza di U2_outclk e U2_out1; - sonda HFP2500 tra U2_outclk+ e GND connettore J12; - sonda diff. AP034 tra U2_outclk+ e U2_outclk- connettore J13. Nelle figure 24 e 25 sono riportate le forme d onda dell outclk dal chip FSSR2 per due diverse frequenze di MclkA e MclkB: 50MHz e 60MHz. Il canale C2 (viola) mostra il segnale Outclk all ingresso del cavo, il canale C1 (verde) mostra lo stesso segnale alla fine del cavo di 30m, la forma è dovuta alla capacitá del cavo. L ampiezza del segnale all uscita del cavo risulta di 330mV. Questo valore è nei limiti dei dei parametri LVDS, tipico 350mV. Figura 24

18 18 Figura 25 Si è proceduto alla verifica della corretta conversione del segnale LVDS alla fine del cavo da parte di un ricevitore commerciale. Sono state tolte dal connettore J13 le resistenze di terminazione e montato il circuito con il ricevitore LVDS 90LV032, alimentato a 3V. I canali 1 e 2 sono stati collegati rispettivamente a U2_outclk e U2_out1. Nelle figure 26 e 27 sono riportate le forme d onda dell outclk dal chip FSSR2 per due diverse frequenze di MclkA e MclkB: 50MHz e 60MHz. Il canale C1 (verde) mostra il segnale Outclk all ingresso del cavo, il canale C2 (viola) mostra lo stesso segnale all uscita del ricevitore LVDS montato alla fine del cavo di 30m. Come si puó notare il segnale di clock LVDS viene traslato correttamente ad entrambe le frequenze. Figura 26

19 19 Figura Ri cezi one segnal e LVDS Out 1 da FSSR2 chi p È stato collegato: - il connettore con resistenze di terminazione su connettore J13 in corrispondenza di U2_outclk e U2_out1; - sonda HFP2500 tra U2_outclk+ e GND connettore J12; - sonda diff. AP034 tra U2_out1+ e U2_out1- connettore J13. L oscilloscopio è stato triggerato su U2_outclok; si ottengono sull oscilloscopio le immagini di figura 28 e 29 rispettivamente per una frequenza di Outclk di 50MHz (bit rate 100Mb/sec) e 60MHz (bit rate 120Mb/sec). Si fa notare che i dati in uscita da OUT1 sono quelli che si trovano dopo l accensione del sistema e con l FSSR2 nello stato di default. Figura 28

20 20 Il jitter misurato è di 700ps. Il jitter misurato è di 740ps. Figura 29 Tolto dal connettore J13 le resistenze di terminazione e montato il circuito con il ricevitore LVDS 90LV032 alimentato a 3V. I canali 1 e 2 sono stati collegati rispettivamente a U2_outclk e U2_out1. Nelle figure 30 e 31 sono riportate le forme d onda dell out1 dal chip FSSR2 per due diverse frequenze di MclkA e MclkB: 50MHz e 60MHz. Il canale C1 (verde) mostra il segnale Out1 all ingresso del cavo, il canale C2 (viola) mostra lo stesso segnale all uscita del ricevitore LVDS montato alla fine del cavo di 30m. Come si puó notare il segnale di Out1 LVDS viene traslato correttamente ad entrambe le frequenze. Figura 30

21 21 Figura 31 4 CONCLUSIONI Da queste misure preliminari si è confidenti che la catena di lettura provata possa operare al rate massimo previsto di 120Mbit/s e che i driver LVDS del chip FSSR2 riescono a pilotare il cavo SCSI di 30m alla frequenza di 60MHZ. Va comunque detto che il set-up usato in queste misure differisce dal sistema finale che verrà usato nel test beam perchè mancante della scheda di acquisizione, al momento in fase di sviluppo 5 RIFERIMENTI [ 1] Sel ect roni x: www. sel ect roni x. co. uk

22 22 APPENDICE Project : FSSR2 Cmd -- File name : TOP_FSSR2_CMD.vhd -- Title : FSSR2 COMMAND -- Description : Master to initiaization of FSSR2 chip -- implemented on Spartan 3-E ev. board -- Clock frequency = 100 Mhz -- Target Devices: xcs100e-5tq Tool versions: Xilinx ISE 8.2i Revisions : -- Date Author Revision Comments -- Thu Nov Cristaudo P. Rev 0 Creation -- Lab. Elettronica INFN Trieste LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; library UNISIM; use UNISIM.VComponents.all; entity TOP_FSSR2_CMD_60MHz is port ( -- NOTE signals active low end with "_n" -- FSSR2 signal: -- mclka : master clock A -- mclkb : master clock B -- bcoclk : clock of interface -- shin : serial data in -- shcntrl : enable signal -- mstrs: master reset mclka_p : out std_logic; mclka_n : out std_logic; mclkb_p: out std_logic; mclkb_n: out std_logic; bcoclk_p: out std_logic; bcoclk_n: out std_logic; shin_p : out std_logic; shin_n : out std_logic; shcntrl_p : out std_logic; shcntrl_n : out std_logic; mstrs_p : out std_logic;

23 23 mstrs_n : out std_logic; -- Input -- reset : reset -- clk : clock -- sw_start : start the initialization sequense of FSSR2 reset : in std_logic; clk : in std_logic; sw_start : in std_logic end TOP_FSSR2_CMD_60MHz; architecture RTL of TOP_FSSR2_CMD_60MHz is component FSSR2cmd port( sh_cntrl : out std_logic; sh_in : out std_logic; reset : in std_logic; clk : in std_logic; start : in std_logic end component; component clk_managment port ( sysclk : in STD_LOGIC; -- System Clock 100MHz bcoclk : out STD_LOGIC; -- 2MHz mclka: out STD_LOGIC; -- 60Mhz mclkb : out STD_LOGIC -- 60Mhz 180 degrade end component; signal bcoclk, bcoclkx2, mclka, mclkb, shin, shcntrl: std_logic; BEGIN FSSR2: FSSR2cmd port map ( sh_cntrl => shcntrl, sh_in => shin, reset => reset, clk => bcoclk, start => sw_start

24 24 CLKGEN: clk_managment port map ( sysclk => clk, bcoclk => bcoclkx2, mclka => mclka, mclkb => mclkb OBUF_D : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => bcoclk_p, -- Clock BCOCLK output OB => bcoclk_n, I => bcoclk -- Clock input OBUF_D1 : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => mclka_p, -- Clock MclkA output OB => mclka_n, I => mclka -- Clock MclkA input OBUF_D2 : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => mclkb_p, -- Clock MclkB output OB => mclkb_n, I => mclkb -- Clock MclkB OBUF_D3 : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => shcntrl_p, -- Shcntrl output OB => shcntrl_n, I => shcntrl -- Shcntrl input OBUF_D4 : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => shin_p, -- Shin output OB => shin_n, I => shin -- shin input

25 25 OBUF_D5 : OBUFDS generic map (IOSTANDARD => "LVDS_25") port map ( O => mstrs_p, -- MASTER RESET output OB => mstrs_n, I => reset -- MASTER RESET input BcoClockdev: process (bcoclkx2, reset) begin if (reset = '1') then bcoclk <= '0'; elsif rising_edge (bcoclkx2) then bcoclk <= not bcoclk; end if; end process; end RTL;

26 26 LIBRARY ieee; USE ieee.std_logic_1164.all; -- USE work.fssr2_reg.all; Project : FSSR2 Cmd -- File name : FSSR2cmd.vhd -- Title : FSSR2 Cmd -- Description : Simple initialization of FSSR2 chip -- Target Devices: xcs100e-5tq Tool versions: Xilinx ISE 8.2i Revisions : -- Date Author Revision Comments -- Tue October Cristaudo P. Rev 0 Creation -- Lab. Elettronica INFN Trieste entity FSSR2Cmd is port ( -- NOTE signals active low end with "_n" -- sh_cntrl : chip select -- sh_in : serial data sh_cntrl : out std_logic; sh_in : out std_logic; -- Input MASTER -- reset : reset -- clk : clock -- start: start the initialization process reset : in std_logic; clk : in std_logic; start : in std_logic end FSSR2Cmd; architecture MAIN of FSSR2Cmd is type state_type is (idle, alines, waiting, rejhit, waiting1, scr, waiting2, senddata signal state: state_type; signal idata: std_logic_vector (14 downto 0 constant NUMLINES : std_logic_vector (4 downto 0) := "10000"; constant SENDATA : std_logic_vector (4 downto 0) := "10011"; constant RJHITS : std_logic_vector (4 downto 0) := "10100";

27 27 constant SMCRS : std_logic_vector (4 downto 0) := "11100"; constant WILDREG : std_logic_vector (4 downto 0) := "10101"; -- Instruction Code constant WRITE : std_logic_vector (2 downto 0) := "001"; constant SET : std_logic_vector (2 downto 0) := "010"; constant READ : std_logic_vector (2 downto 0) := "100"; constant RS : std_logic_vector (2 downto 0) := "101"; constant DEFAULT : std_logic_vector (2 downto 0) := "110"; begin FSSR2_tx: process (clk, reset) variable count : integer; begin if (reset = '1') then state <= idle; elsif rising_edge (clk) then case state is when idle => if (start = '1')then state <= alines; idata <= (WILDREG & NUMLINES & WRITE & "01" -- 2 output pair lines count := 0; else state <= idle; end if; when alines => -- ALINES if (count = 14) then state <= waiting; count := 0; else state <= alines; count := count + 1; idata <= (idata (13 downto 0) & '0' -- Shift out the data end if; when waiting => if (count = 4) then state <= rejhit; idata <= (WILDREG & RJHITS & RS & "00" -- no rejects count := 0;

28 28 else state <= waiting; count := count + 1; end if; when rejhit => -- Reset REJECTS HIT if (count = 12) then state <= waiting1; count := 0; else state <= rejhit; count := count + 1; idata <= (idata (13 downto 0) & '0' -- Shift out the data end if; when waiting1 => if (count = 4) then state <= scr; idata <= (WILDREG & SMCRS & SET & "00" -- enable send data count := 0; else state <= waiting1; count := count + 1; end if; when scr => -- SMAT CORE RESET if (count = 12) then state <= waiting2; count := 0; else state <= scr; count := count + 1; idata <= (idata (13 downto 0) & '0' -- Shift out the data end if; when waiting2 => if (count = 4) then state <= senddata; idata <= (WILDREG & SENDATA & SET & "00" -- enable send data count := 0; else state <= waiting2; count := count + 1; end if;

29 29 when senddata => -- Enable SEND DATA if (count = 12) then state <= idle; count := 0; else state <= senddata; count := count + 1; idata <= (idata (13 downto 0) & '0' -- Shift out the data end if; when others => state <= idle; end case; end if; end PROCESS FSSR2_tx; -- Output decode signal WITH state SELECT sh_cntrl <= '1' when alines rejhit scr senddata, '0' when OTHERS; WITH state SELECT sh_in <= idata(14) when alines rejhit scr senddata, '0' when OTHERS; end MAIN;

30 Company: INFN TRIESTE Lab. Elettronica -- Engineer: Cristaudo Pietro Create Date: 07/11/ Design Name: -- Module Name: FSSR2 Clock Managment - Behavioral -- Project Name: FSSR2 Cmd -- Target Devices: xcs100e-5tq Tool versions: Xilinx ISE 8.2i -- Description: Clock Frequency of the board is 100MHz Dependencies: Revision: -- Revision File Created -- Additional Comments: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; library UNISIM; use UNISIM.Vcomponents.all; entity clk_managment is Port ( sysclk: in STD_LOGIC; -- System Clock 100MHz bcoclk: out STD_LOGIC; -- 2MHz mclka : out STD_LOGIC; -- 60Mhz mclkb : out STD_LOGIC -- 60Mhz 180 degrade end clk_managment; architecture Behavioral of clk_managment is signal clk, clkout0, clkfb0, clkdiv0, B_clkdiv0: STD_LOGIC; -- signal DCM0 signal clkout1, clkfb1: STD_LOGIC; -- signal DCM1 signal B_mclkA, B_mclkB, B_bcoclk: STD_LOGIC; begin INPUTBUF_inst1 : IBUF port map ( O => clk, -- Clock BCOCLK output I => sysclk -- Clock input

31 31 -- DCM: Digital Clock Manager Circuit for Virtex-II/II-Pro and Spartan-3/3E -- Xilinx HDL Language Template version 8.1i DCM_inst : DCM -- CLKFX_MULTIPLY => 3 CLKFX_MULTIPLY => 5 60MHz generic map ( CLKDV_DIVIDE => 2.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0, ,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0 CLKFX_DIVIDE => 5, -- Can be any interger from 1 to 32 CLKFX_MULTIPLY => 3, -- Can be any integer from 2 to 32 CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by -- two feature CLKIN_PERIOD => , -- Specify period of input clock in ps (10ns) CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift of NONE, FIXED or -- VARIABLE CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE, 1X or 2X DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or -- an integer from 0 to 15 DFS_FREQUENCY_MODE => "LOW", -- HIGH or LOW frequency mode for -- frequency synthesis DLL_FREQUENCY_MODE => "LOW", -- HIGH or LOW frequency mode for -- DLL DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or -- FALSE FACTORY_JF => X"C080", -- FACTORY JF Values PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 255 STARTUP_WAIT => FALSE) -- Delay configuration DONE until DCM LOCK, -- TRUE/FALSE port map ( CLK0 => clkout0, -- 0 degree DCM CLK ouptput -- CLK180 => clkout0_180, degree DCM CLK output -- CLK270 => CLK270, degree DCM CLK output -- CLK2X => CLK2X, -- 2X DCM CLK output -- CLK2X180 => CLK2X180, -- 2X, 180 degree DCM CLK out --CLK90 => CLK90, degree DCM CLK output --CLKDV => clkdiv0, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => clkdiv0, -- DCM CLK synthesis out (M/D) --CLKFX180 => B_mclkB, degree CLK synthesis out -- LOCKED => LOCKED, -- DCM LOCK status output -- PSDONE => PSDONE, -- Dynamic phase adjust done output -- STATUS => STATUS, -- 8-bit DCM status bits output CLKFB => clkfb0, -- DCM clock feedback CLKIN => clk, -- Clock input (from IBUFG, BUFG or DCM) -- PSCLK => PSCLK, -- Dynamic phase adjust clock input -- PSEN => PSEN, -- Dynamic phase adjust enable input -- PSINCDEC => PSINCDEC, -- Dynamic phase adjust increment/decrement RST => '0' -- DCM asynchronous reset input

32 32 -- BUFG: Global Clock Buffer -- Virtex-II/II-Pro, Spartan-3/3E -- Xilinx HDL Language Template version 8.1i BUFG_inst : BUFG --Feedback circuit port map ( O => clkfb0, -- Clock output I => clkout0 -- Clock0 input BUFG_inst1 : BUFG port map ( O => B_clkdiv0, -- Clock to second DCM BCOCLKx2 I => clkdiv0 -- Clock input DCM_inst1 : DCM -- clock in 60MHz BcoClk = 4MHz CLKFX_DIVIDE = 30 CLKFX_MULTIPLY => 2 generic map ( CLKDV_DIVIDE => 5.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0, ,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0 CLKFX_DIVIDE => 30, -- Can be any interger from 1 to 32 CLKFX_MULTIPLY => 2, -- Can be any integer from 2 to 32 CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by -- two feature CLKIN_PERIOD => , -- Specify period of input clock (100ns) CLKOUT_PHASE_SHIFT => "FIXED", -- Specify phase shift of NONE, FIXED or -- VARIABLE CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE, 1X or 2X DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_ -- SYNCHRONOUS, --SYSTEM_SYNCHRONOUS -- or an integer from 0 to 15 DFS_FREQUENCY_MODE => "LOW", -- HIGH or LOW frequency mode for -- frequency synthesis DLL_FREQUENCY_MODE => "LOW", -- HIGH or LOW frequency mode for -- DLL DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or -- FALSE FACTORY_JF => X"C080", -- FACTORY JF Values PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 255 STARTUP_WAIT => FALSE) -- Delay configuration DONE until DCM LOCK, -- TRUE/FALSE port map (

33 33 CLK0 => B_mclkA, -- 0 degree DCM CLK ouptput -- CLK180 => clkout1_180, degree DCM CLK output -- CLK270 => CLK270, degree DCM CLK output -- CLK2X => CLK2X, -- 2X DCM CLK output -- CLK2X180 => CLK2X180, -- 2X, 180 degree DCM CLK out CLK90 => B_mclkB, degree DCM CLK output -- CLKDV => clkdiv1, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => B_bcoclk, -- DCM CLK synthesis out (M/D) -- CLKFX180 => CLKFX180, degree CLK synthesis out -- LOCKED => LOCKED, -- DCM LOCK status output -- PSDONE => PSDONE, -- Dynamic phase adjust done output -- STATUS => STATUS, -- 8-bit DCM status bits output CLKFB => clkfb1, -- DCM clock feedback CLKIN => B_clkdiv0, -- Clock input (from IBUFG, BUFG or DCM) -- PSCLK => PSCLK, -- Dynamic phase adjust clock input -- PSEN => PSEN, -- Dynamic phase adjust enable input -- PSINCDEC => PSINCDEC, -- Dynamic phase adjust increment/decrement RST => '0' -- DCM asynchronous reset input -- OUTBUF: Global Output Clock Buffer -- Virtex-II/II-Pro, Spartan-3/3E -- Xilinx HDL Language Template version 8.1i BUFG_inst2 : BUFG port map ( O => mclka, -- Clock MCLKA output I => B_mclkA -- Clock input BUFG_inst3 : BUFG port map ( O => mclkb, -- Clock MCLKB output I => B_mclkB -- Clock input -- BUFG: Global Clock Buffer -- Virtex-II/II-Pro, Spartan-3/3E -- Xilinx HDL Language Template version 8.1i BUFG_inst4 : BUFG port map ( O => clkfb1, -- Clock MUX output I => B_mclkA -- Clock0 input

34 34 -- OUTBUF: Global Output Clock Buffer -- Virtex-II/II-Pro, Spartan-3/3E -- Xilinx HDL Language Template version 8.1i BUFG_inst5 : BUFG port map ( O => bcoclk, -- Clock BCOCLK output I => B_bcoclk -- Clock input end Behavioral;