Memory TREE
Mercato delle memorie non-volatili
Organizzazione della memoria Row Address 1 2 M Row D e c o d e r M 2 rows 1 Bitline One Storage ell ell Array Wordline Row Decoder 2 M 1 2 N Sense Amplifiers N 2 columns olumn Decoder olumn Address 1 2 N Read/write ircuit Data In Data Out Le memorie hanno una struttura a matrice di celle indirizzabili mediante reti di decodifica per gli indirizzi di riga e di colonna
Latch come elemento di memoria v I v o v 1 2 I 1 0 1 0 1 0 (a) (b) 0 2 1 v o Si utilizza per realizzare memorie RAM statiche, cioè memorie che conservano l informazione finchè è presente la tensione di alimentazione
Punti di lavoro del latch 6 v o Stabile V OH 4 v o = vi Instabile 2 Stabile V OL 0 0 2 4 6 v I I due punti di lavoro stabili rappresentano 0 e 1 Il punto di lavoro instabile è utilizzato per gli amplificatori di lettura
ella di memoria RAM con latch Wordline M A1 M A2 D = D 1 D = D 2 M A1 e M A2 sono detti transistori di accesso
RAM statica NMOS a 6 transistori (6-T) V DD Wordline D 1 D 2 M A1 M A2
RAM statica MOS a 6 transistori V DD Wordline D 1 D 2 M A1 M A2
Lettura di uno 0 nella cella 6-T 1.5 V 1.5 V WL WL M P1 M P2 0 V 3 V D 1 D 2 M A1 M N1 M N2 M A2 Amplificatore di lettura Precarica
Lettura di uno 0 nella cella 6-T +1.5 V M P1 off M P2 +1.5 V Transitorio 1 WL G G Notare la posizione di Drain e Source dei transistori di accesso D M A1 S D 1 D 2 D M A2 S 0 V 3 V i 2 M N1 M N2 off 0 V M P1 M P2 Fine lettura M A1 0 V 3 V D D 1 2 M A2 M N1 M N2
Lettura di uno 0 nella cella 6-T 3.0V V D 2 2.0V Wordline Precarica 1.0V D1 0V 0s 5ns 10ns 15ns 20ns 25ns t Evoluzione delle tensioni Tempo di lettura circa 20ns
Lettura di un 1 nella cella 6-T 1.5 V 1.5 V M P1 M P2 G G S D 3 V 0 V S D i 1 D 1 D 2 i 2 M A1 M N1 M N2 M A2 B L Notare la posizione di Drain e Source dei transistori di accesso
Scrittura di uno 0 nella cella 6-T contenente 0 0 V WL WL M P1 M P2 i 1 0 V 3 V D 1 D 2 i 2 M A1 M N1 M N2 M A2 B L Le bitline vengono precaricate al valore da scrivere L accensione dei transistori di accesso non produce alcun effetto
Scrittura di uno 0 nella cella 6-T contenente 1 0 V M P1 M P2 3 V 0 V i 1 D 1 D 2 i 2 M A1 M N1 M N2 M A2 B L Le bitline vengono precaricate al valore da scrivere L accensione dei transistori di accesso produce l abbassamento della tensione su D 1 e l innalzamento della tensione su D 2 fino a forzare il latch a cambiare stato
Scrittura di uno 0 nella cella 6-T contenente 1 4.0V V 2.0V WL D 2 0V D 1 0s 5ns 10ns 15ns t Evoluzione delle tensioni Tempo di scrittura circa 10ns La scrittura è più veloce della lettura perché le tensioni sulle bitline, che presentano una elevata capacità, non devono cambiare durante l operazione
ella di memoria dinamica a un solo transistore (1-T DRAM) Bitline Wordline M A L informazione è immagazzinata nel condensatore A causa delle inevitabili perdite di carica l informazione deve essere ripristinata continuamente (cicli di refresh) Alta densità di integrazione
Scrittura nella cella 1-T G +3V M A 0 V i S D i V Scrittura di uno 0 V = 0 M A G i D S i V Scrittura di un 1 V = V - V TN
Lettura nella cella 1-T Le operazioni sono: Precarica della bitline a V DD o V DD /2 Attivazione dell amplificatore di lettura Abilitazione del transistore di accesso (wordline) Dopo l abilitazione del transistore di accesso avviene la ridistribuzione della carica tra le due capacità e ( << ) La carica totale resta costante durante la lettura Dopo la lettura l informazione viene perduta e va ripristinata
Lettura nella cella 1-T M A R on + V - + V - + V F - V F + - + V F - (a) (b) Q b Q iniziale finale = = V + ( + ) V F V V F = V = V F V V + + = V + ( V V ) V V = + 1 L amplificatore di lettura sente il segno di V e rende disponibile sulla bitline il valore logico contenuto nella cella
Realizzazione degli amplificatori di lettura Wordline D ella di memoria D 1 2 M A1 M A2 Amplificatore di lettura M P Precarica Abilitando il transistore di precarica si forzano entrambi gli invertitori a lavorare con la tensione di ingresso uguale a quella di uscita A seconda del valore di K R si ottengono sulle bitline valori di tensione intermedi fra 0 e V DD forzando il latch nel punto di lavoro instabile
Dinamica della lettura da una cella 1-T Wordline M A Dopo lo spegnimento di M P la tensione viene mantenuta dalla capacità delle bitline fino all inizio del processo di ridistribuzione della carica Amplificatore di lettura 4.0V M P Precarica V Precarica Wordline 2.0V Trasferimento di carica lento Tensione su 0V 0s 5ns 10ns 15ns 20ns 25ns t
Decodificatore di indirizzo in logica DOMINO MOS A 2 A 1 A 0 lock lock + Row 7 + + 6 + 5 + 4 + 3 + 2 + 1 0 NMOS Transistor
Struttura di una memoria ROM in logica NMOS V DD W 0 Parola Dato W 0 0010 W 1 1000 W 2 0110 W 3 0110 W 1 W 2 W 3 B B B B 3 2 1 0
Struttura di una memoria ROM in logica DOMINO MOS lock lock V DD W 0 W 1 W 2 W 3 W 4 W 5 B0 V DD B 1 V DD B 2 V DD B 3 V DD B 4 V DD B 5 V DD B 6 V DD B 7 NMOS Transistor
FLIP-FLOP RS con porte NOR in tecnologia MOS R Q S Q Tabella di verità R S 0 0 0 1 1 0 1 1 Q Q Q Q 1 0 0 1 0 0
FLIP-FLOP RS con porte NOR in tecnologia MOS V DD V DD V DD Q _ Q R S Implementazione circuitale
FLIP-FLOP D Q D 1 Q 2 lock alto la porta 1 conduce e la porta 2 è interdetta: il dato viene trasferito lock basso la porta 1 è interdetta e la porta 2 conduce: il dato viene memorizzato
Struttura di una cella FLASH