AXO Architettura dei Calcolatori e Sistemi Operativi

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Luca Breveglieri prof. Giuseppe Pelagatti prof.ssa Donatella Sciuto prof.ssa Cristina Silvano AXO Architettura dei Calcolatori e Sistemi Operativi prova di martedì 14 febbraio 2012 Cognome Nome Matricola Firma Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti, calcolatrici e telefoni cellulari. Chiunque fosse trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è permesso lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: 2h:15m Valore indicativo di domande ed esercizi, voti parziali e voto finale: Esercizio 1 (4 punti) Esercizio 2 (5 punti) Esercizio 3 (4 punti) Esercizio 4 (3 punti) Voto finale: (16 punti) I NUMERI INDICANO I PUNTEGGI APPROSSIMATIVI.

2 esercizio n. 1 logica digitale prima parte logica combinatoria Si vuole realizzare un circuito combinatorio con quattro ingressi ( a, b, c, d ) e un uscita F, caratterizzato dai mintermini seguenti ( 0, 1, 2, 5, 8, 9, 13, 14, 15 ). (a) Si scriva la prima forma canonica (somma di prodotti SOP) della funzione F: F ( a, b, c, d ) = (b) Si disegni la mappa di Karnaugh della funzione F e si evidenzino gli implicanti primi e quelli essenziali: a b / c d (c) Si sintetizzi la funzione F tramite il metodo delle mappe di Karnaugh e si scriva la forma minima come somma di prodotti (SOP). Qualora esistano più forme minime le si indichino tutte (il numero di righe date sotto non è significativo): F ( a, b, c, d ) = F ( a, b, c, d ) = F ( a, b, c, d ) = (d) Si disegni una rete combinatoria che realizza la funzione F sintetizzata al punto precedente, utilizzando solamente porte a due ingressi: (e) Si calcoli il ritardo massimo (percorso critico) della rete disegnata al punto precedente supponendo che ogni porta AND a due ingressi abbia ritardo di 2 ns e che ogni porta OR a due ingressi abbia ritardo pari a 3 ns (non si consideri il ritardo delle porte NOT applicate agli ingressi primari): ritardo (F) = AXO prova di martedì 14 febbraio 2012 pagina 2 di 12

3 seconda parte logica sequenziale Sia dato il circuito sequenziale seguente: IN1 D1 Q1 D2 Q2 U = Q2 CLK IN2 Esso è composto da due bistabili master / slave di tipo D (D1, Q1) e (D2, Q2), con Di ingresso del bistabile e Qi stato / uscita del bistabile; ed è dotato di due ingressi IN1 e IN2 e di un uscita U. Le equazioni del circuito sono queste: D1 = IN1 nand Q2 D2 = IN2 xor Q1 Si chiede di completare il diagramma temporale riportato qui sotto. Si noti che: si devono trascurare completamente i ritardi di propagazione delle porte logiche NAND e XOR, e i ritardi di commutazione dei bistabili i bistabili sono di tipo master-slave con uscita che commuta sul fronte di discesa del clock gli ingressi IN1 e IN2 possono variare in qualunque momento diagramma temporale da completare IN1 1 IN2 0 D1 1 Q1 0 D2 0 Q2=U 0 CLK AXO prova di martedì 14 febbraio 2012 pagina 3 di 12

4 esercizio n. 2 linguaggio macchina Si deve tradurre in linguaggio macchina simbolico (linguaggio assemblatore) il programma C (main e funzione funz) riportato qui sotto. Nel tradurre non si tenti di accorpare od ottimizzare insieme istruzioni C indipendenti. La memoria ha indirizzi da 32 bit ed è indirizzabile per byte. Le variabili intere sono da 32 bit, le variabili carattere sono da 8 bit e i puntatori sono da 32 bit. Ulteriori specifiche al problema e le convenzioni da a- dottare nella traduzione, sono le seguenti: i parametri di tutte le funzioni sono passati sulla pila in ordine inverso di elencazione i valori restituiti dalle funzioni ai chiamanti rispettivi sono passati sulla pila, sovrascrivendo il primo dei parametri passati o nello spazio libero opportunamente lasciato le variabili locali vengono impilate in ordine di elencazione le funzioni devono sempre salvare i registri che utilizzano il programma principale main è anch esso una funzione e pertanto ha una sua area di attivazione (che qui non si chiede di progettare), ma non ha variabili locali e non salva registri in pila Si chiede di svolgere i punti seguenti: 1. Riportare, nelle colonne domanda 1 delle tabelle, il contenuto simbolico (espresso usando i nomi delle variabili, dei parametri, dei registri, ecc) e i valori dell indirizzo dell area dati statici e dell area di attivazione della funzione funz, così come risultano subito dopo l esecuzione dell istruzione macchina LINK presente all inizio di funz. 2. Riportare, nella colonne domanda 2 delle tabelle, quanto segue: a) il valore delle celle (il valore numerico effettivo - si scriva X se il valore è sconosciuto) subito dopo l esecuzione dello statement 1 nella seconda chiamata a funz b) il valore numerico contenuto nei registri FP e SP subito dopo l esecuzione dell istruzione macchina LINK presente all inizio di funz 3. Scrivere il codice in linguaggio macchina di main, coerente con le specifiche e con le risposte ai punti precedenti (il numero di righe non è significativo e le prime righe sono già date). 4. Disegnare l albero sintattico dell espressione che figura nello statement 2 di funz, numerare i nodi e assegnare i registri sull albero, e scrivere il codice in linguaggio macchina dello statement 2 (trascurando il resto del codice di funz), coerente con le specifiche e le risposte ai punti precedenti (il numero di righe non è significativo e le prime righe sono già parzialmente date). AXO prova di martedì 14 febbraio 2012 pagina 4 di 12

5 programma in linguaggio C #define N = 3 / variabili globali / / stringa pre-inizializzata / char string [N] = { a, b, c }; int i; / intero / / funzione randc restituisce un carattere casuale / char randc ( ) / testata funzione di libreria randc / / funzione funz restituisce un carattere / char funz (char p) { / param. p è puntatore a char / / variabili locali / int a; / intero / char c; / carattere / / parte esecutiva / a = 0; c = p; / statement 1 / c = (randc ( ) + c) 8-2; / statement 2 / return c; } / funz / / programma principale main / void main ( ) { / parte esecutiva / i = N; do { i--; string [i] = funz (&string [i]); } while (i > 0); / do_while / } / main / AXO prova di martedì 14 febbraio 2012 pagina 5 di 12

6 spazio per le variabili globali indirizzo contenuto (simbolico) (domanda 1)... celle già occupate area di attivazione della funzione funz indirizzo contenuto (simbolico) (domanda 1) valore (reale) subito dopo avere eseguito lo statement 1 nella seconda chiamata a funz (domanda 2) cella già occupata valore (reale) subito dopo avere eseguita l istruzione LINK in funz (domanda 2) registro FP registro SP AXO prova di martedì 14 febbraio 2012 pagina 6 di 12

7 codice di main (domanda 3) ORG // indirizzo virtuale del segmento unico N: EQU 3 // costante N = 3 AXO prova di martedì 14 febbraio 2012 pagina 7 di 12

8 codice dello statement 2 in funz (domanda 4) FUNZ: LINK FP, #- // AGGIUNGERE INGOMBRO VARLOC! P: EQU // AGGIUNGERE SPIAZZ. A: EQU // AGGIUNGERE SPIAZZ. C: EQU // AGGIUNGERE SPIAZZ. albero sintattico dell espressione nello statement 2 in funz (domanda 4) AXO prova di martedì 14 febbraio 2012 pagina 8 di 12

9 esercizio n. 3 micro-architettura Lo schema logico a destra illustra la micro-architettura di processore con un solo bus interno. Si consideri la seguente istruzione macchina del processore 68000: ADDCMP R0, spi (R1, R2) che: a. addiziona il valore di s (1 operando) al valore di d (2 operando) e memorizza il risultato in d b. confronta la somma così ottenuta; si ricorda che il confronto avviene eseguendo la sottrazione d s con conseguente aggiornamento dei bit di esito L interpretazione in RTL dell istruzione è data dai due passi a destra sotto la figura. In particolare, l'indirizzamento spi (R1, R2) indica la cella di memoria con indirizzo dato dalla somma di spi e dei contenuti di R1 e R2. Dati, indirizzi e spiazzamento sono tutti da 32 bit. L istruzione ingombra due parole da 32 bit in totale: una parola di codice operativo e una parola aggiuntiva per codificare lo spiazzamento spi. È disponibile il comando sub della ALU, che esegue l operazione B A. linee di comando della ALU linee di indirizzo bus di memoria select linee di dato add sub and costante 4 MUX A 32 bit PC MAR MDR V ALU R Z bus interno del processore B riporto in ingresso 32 bit ordini decodificatore di istruzioni e circuito di controllo IR R 0 R n 1 SP TEMP 32 bit [R1] + [R2] + spi [R0] + [ [R1] + [R2] + spi ] esiti [ [R1] + [R2] + spi ] [R0] L unità di controllo è cablata. 1) Si scriva la sequenza di passi di controllo per l istruzione ADDCMP illustrata sopra. Si usi la tabella a pagina seguente. Nello scrivere la sequenza di passi di controllo, si cerchi di ottimizzarla quanto possibile sfruttando i tempi di accesso a memoria per svolgere attività utili durante le operazioni di memoria. Si ricordi che durante un operazione di memoria non si possono modificare i registri MAR e MDR. 2) Si analizzi il comportamento della sequenza di passi di controllo progettata. Con il termine ritardo (di memoria) si indica il numero di cicli supplementari necessari alla memoria per eseguire le operazioni di lettura e scrittura, cioè il numero di cicli successivi agli ordini read e write che devono trascorrere prima che il segnale MFC arrivi dalla memoria. Per esempio: se ritardo = 0 l operazione di memoria termina nello stesso ciclo dell ordine se ritardo = 1 l operazione di memoria termina alla fine del ciclo successivo all ordine e così via Nota Bene: il registro MDR (MAR) è utilizzabile nel ciclo successivo a quello di terminazione dell operazione di accesso a memoria. In base alla sequenza progettata, si indichi quanti cicli di clock sono necessari per eseguire l istruzione ADDCMP, nelle diverse ipotesi relative al ritardo di memoria indicate sulle colonne: numero cicli necessari ritardo 0 cicli 1 ciclo 2 cicli 3 cicli AXO prova di martedì 14 febbraio 2012 pagina 9 di 12

10 si compili la tabella seguente (il numero di righe non è significativo) passo ordini descrizione RTL AXO prova di martedì 14 febbraio 2012 pagina 10 di 12

11 esercizio n. 4 memoria cache prima parte dimensionamento Si consideri un sistema di memoria (memoria + cache) caratterizzato dalle dimensioni seguenti: memoria da 2 Giga Byte (indirizzata a livello di byte) cache da un Mega Byte ogni blocco di cache contiene 256 Byte Si svolgano i due punti seguenti: (a) (b) Si indichi la struttura degli indirizzi per la memoria cache nei due casi seguenti: cache a indirizzamento diretto (direct mapped) cache completamente associativa (fully associative) Nei due casi si calcoli il numero totale di bit necessari per le due cache, considerando la strategia di write-back (scrittura differita) per mantenere coerenza di cache. AXO prova di martedì 14 febbraio 2012 pagina 11 di 12

12 seconda parte simulazione Si consideri un sistema di memoria (centrale + cache) caratterizzato dalle dimensioni seguenti: memoria di lavoro da 2 K Byte (indirizzata a livello di byte) memoria cache da 512 Byte ogni blocco di cache contiene 128 Byte Considerando la sequenza di richieste alla memoria riportata qui sotto, si chiede di completare la tabella che illustra il comportamento di una cache set-associativa a due vie (associativa a gruppi a due vie) nel rispetto delle indicazioni seguenti: Nella colonna esito, riportare H (hit - successo) se il blocco richiesto si trova in cache, oppure riportare M (miss - fallimento) se il blocco va caricato da memoria. Nelle colonne dati va riportato il numero del blocco di memoria che si trova nel corrispondente blocco di cache. Questi valori sono denotati come numeri decimali (base dieci), mentre le etichette sono in binario. Pertanto l indirizzo individua un byte nel blocco 0000 due = 0 dieci. Nella colonna azione va indicato il blocco cui si accede (in caso di successo H) o il blocco in cui vengono caricati i dati della memoria (in caso di fallimento M). Nella cache ci sono quattro blocchi, indicati con A, B, C e D, che sono organizzati in due insiemi: i blocchi A e B appartengono all insieme 0, e i blocchi C e D appartengono all insieme 1. La politica di sostituzione adottata per la cache è quella LRU (Least Recently Used). blocco A blocco B blocco C blocco D passo indirizzo richiesto esito valido etichetta dati valido etichetta dati valido etichetta dati valido etichetta dati azione situazione iniziale AXO prova di martedì 14 febbraio 2012 pagina 12 di 12