Si ricorda il primo schema elementare della pipeline. che verrà indicato in modo sommario come

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1 Principi di architetture dei calcolatori: il pipelining. Esercizi. Mariagiovanna Sami

2 CPU Pipelined Si ricorda il primo schema elementare della pipeline buffer interstadio (registri di pipeline) stadio P prelievo istruzione stadio D decodifica istruzione e calcolo indirizzi operandi stadio E esecuzione operazione stadio S scrittura risultato T 1 T 2 T 3 che verrà indicato in modo sommario come P D E S 2

3 CPU Pipelined: eserc. 1 Si consideri il seguente segmento di codice (derivato dall assembly 68000) codice commento 1. CLR.W D0 %D MOVEA.W D0, A0 %A0 [D0] 3. MOVE.W A0, D1 %D1 [[A0]] 4. MOVE.W D1, D2 %D2 [D1] 5. NEG D0 %D0 [D0] si tracci il diagramma di esecuzione, inserendo gli stalli necessari 3

4 CPU Pipelined: eserc. 1 Ipotesi: Pipeline a quattro stadi (lettura, decodifica, esecuzione o in alternativa accesso a memoria, scrittura); Ogni stadio viene attraversato in un ciclo di clock esattamente; Gli accessi a memoria richiedono un ciclo di clock; In caso di conflitto, si pone in stallo la CPU dopo lo stadio P, ritardando l attivazione dello stadio D fino a quando diventa possibile effettuarla; Se due o più istruzioni devono usare lo stesso stadio nello stesso ciclo di clock, si inseriscono stalli per ritardare la seconda istruzione. 4

5 eserc. 1: esecuzione senza riordino del codice Cicli di clock Istr CLR P D E S MOVEA P σ σ D E S MOVE P σ σ D M S MOVE P σ σ D E S NEG P D E S σ = STALLO 5

6 eserc. 1: esecuzione senza riordino del codice Le prestazioni sono notevolmente diminuite cinque istruzioni richiedono 14 cicli invece di 8 (il minimo teorico con questa pipeline!) p Si sono dovuti inserire tre gruppi di due stalli ognuno per risolvere le dipendenze di dati; ma è possibile ottenere prestazioni migliori semplicemente riordinando il codice? È possibile riordinare le istruzioni in modo da ridurre il peso delle dipendenze, d senza modificare il risultato? Supponiamo che il segmento di codice sia un blocco basico l unico punto di ingresso nel segmento stesso è la prima istruzione. 6

7 eserc. 1: si riordina il codice La neg dipende solo dalla clr è possibile effettuare un riordinamento del codice mantenendone la correttezza (il risultato non cambia!) codice commento CLR.W D0 %D0 0 MOVEA.W D0, A0 %A0 [D0] MOVE.W A0, D1 %D1 [[A0]] NEG D0 %D0 [D0] MOVE.W D1, D2 %D2 [D1] Si è alleggerita la dipendenza della seconda move dalla prima le due istruzioni sono state allontanate l una dall altra. 7

8 eserc. 1: esecuzione con riordino del codice Cicli di clock Istr CLR P D E S MOVEA P σ σ D E S MOVE P σ σ D M S NEG P D E S MOVE P σ D E S 8

9 eserc. 2 Si consideri il seguente segmento di codice : codice commento 1. MOVE.W #1,D1 %D MOVE.W D2,D3 %D3 [D2] 3. ADD.W D1,D3 D3 %D3 [D1]+[D3] 4. MUL.L D4,D5 %D5 [D4]*[D5] Si noti: il caricamento di una costante (istruzione 1) implica un istruzione lunga due parole, quindi la fase di lettura richiede due cicli di clock. 9

10 eserc. 2 Cicli di clock Istr MOVE P P D E S MOVE P D E S ADD P σ σ D E S MUL P D E S 10

11 eserc. 3 Si consideri il seguente segmento di codice : codice commento 1. ADD.W D0,D1 D1 %D1 [D0]+[D1] 2. MOVEA.W D1,A0 %A0 [D0] 3. SUBW.WW D2,D3 D3 %D3 [D2][D3][D3] 4. MOVE.W A0,D4 %D4 [[A0]] 5. MOVE.W D4,A1 %[A1] [D4] si noti: l istruzione 5 è una scrittura in memoria. si consideri i dapprima l esecuzione in assenza di forwarding 11

12 eserc. 3 Cicli di clock Istr ADD P D E S MOVEA P σ σ D E S SUB P D E S MOVE P σ D E S MOVE P σ σ D E S 12

13 ESERC. 3 Sono necessari tredici cicli di clock cinque più del minimo teorico; si consideri ora una pipeline dotata di data forwarding: in tal caso, il valore calcolato/letto al termine della fase 4 è già disponibile nel ciclo immediatamente successivo agli ingressi dell ALU per l istruzione che in tale ciclo entra nello stadio di esecuzione/memoria. L esecuzione cambia come segue: 13

14 ESERC. 3 Cicli di clock Istr ADD P D E S MOVEA P D E S SUB P D E S MOVE P D E S MOVE P D E S 14

15 eserc. 4: I conflitti di controllo Si ricorda il problema relativo ai salti: L effettivo indirizzo dell istruzione successiva a quella di salto è noto alla fine dello stadio S (quando nel caso di salto incondizionato,, l indirizzo obiettivo è stato calcolato e, nel caso di salto condizionato, si sa quale prossimo indirizzo è quello corretto). 15

16 eserc. 4: I conflitti di controllo Si consideri il seguente segmento di codice (l istruzione BRA è un salto incondizionato): codice commento 1. ADD.W D0,D1 %D1 [D0]+[D1] 2. BRA TAG %A0 [D0] 3. MOVE.W #1,D2 %D ADD.W D2,D3 %D3 [D2]+[D3] Tag SUB.W D4,D5 %D5 [D4][D5] 16

17 eserc. 4: I conflitti di controllo soluzione SW Prima soluzione: puramente software non richiede all unità di controllo di distinguere le istruzioni di controllo da qualsiasi altra istruzione; Un salto (condizionato o incondizionato) è una normale istruzione che si distingue solo per il fatto che nella sua fase S scrive un risultato (l indirizzo di destinazione del salto!) nel PC invece che in un registro del register file o in un registro del banco di indirizzamento. Dopo la lettura di un istruzione di salto si leggono quindi normalmente (e si avviano attraverso la pipeline) le tre istruzioni successive come garantire la corretta esecuzione? 17

18 eserc. 4: I conflitti di controllo soluzione SW Prima soluzione: puramente software si inseriscono tre NOP dopo l istruzione di salto condizionato: ADD.W BRA NOP NOP NOP MOVE.W ADD.W Tag SUB.W D0,D1D1 TAG #1,D2 D2,D3 D4,D5D5 Si veda lo schema di flusso nella pipeline: 18

19 eserc. 4: I conflitti di controllo ADD P D E S BRA P D E S NOP P D E S NOP P D E S NOP P D E S SUB P D E S 19

20 eserc. 4: I conflitti di controllo L inserimento delle tre nop garantisce che all inizio del ciclo 6 nel PC sia disponibile l indirizzo corretto verso cui il flusso di controllo deve orientarsi cioè l obiettivo del salto incondizionato. Il risultato dell esecuzione è corretto, ma le prestazioni sono peggiorate. 20

21 eserc. 5: I conflitti di controllo soluzione SW Si consideri questo secondo segmento di codice (alla prima istruzione del segmento si giunge solo dal persorso puramente sequenziale): 1. CLR.W D1 2. ADD.W D0, D2 3. BRA TAG Tag MOVE.W D2, D3 Tag+1 MUL.W D3, D4 Si può notare che né la CLR né la ADD creano una dipendenza per la BRA; riordinando il codice, è ora necessario introdurre una sola nop per superare il conflitto di controllo. 21

22 1. BRA TAG 2. CLR.W D1 3. ADD.W D0, D2 4. NOP 5. MOVE.W D2, D3 6. MUL.W D3, D4 eserc. 5: I conflitti di controllo soluzione SW Lo schema di flusso (supponendo che i conflitti sui dati vengano superati mediante forwarding) è: 22

23 eserc. 5: I conflitti di controllo soluzione SW BRA P D E S CLR P D E S ADD P D E S NOP P D E S MOVE P D E S MUL P D E S 23

24 eserc. 6: I conflitti di controllo soluzione HW Seconda soluzione: totalmente hardware l unità di controllo si incarica di annullare l istruzine immediatamente successiva al salto (non appena questo è stato t decodificato) difi e di inserire i un numero opportuno di cicli di stallo. 1. ADD.W D2, D3 2. BRA TAG 3. SUB.W D7, D4 4. MUL.W D5, D6 TAG MOVE.W D0, D1 Si veda lo schema del flusso nella pipeline. 24

25 eserc. 6: I conflitti di controllo soluzione HW Istr i1 ADD.W P D E S i2 BRA P D E S I3 SUB.W P X X I4 TAG P D E S 25