Si progetti, utilizzando il linguaggio VHDL, una rete
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- Umberto Montanari
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1 Si progetti, utilizzando il linguaggio VHDL, una rete logica in grado di realizzare il controllore di un distributore automatico di bevande. L interfaccia di I/O della rete è la seguente: ESERCIZIO entity vending5 is port( reset : in bit; -- al posto del tipo bit si clock : in bit; -- può mettere std_logic dime : in bit; nichel : in bit; output : out bit); end vending5; non da resto e non è specificato cosa fa una volta raggiunti i 5 centesimi non è possibile inserire due monete contemporaneamente non è specificato quale evento permette ; di usicire dallo stato che rivela I 5c a parte il reset Il distributore accetta solo ed esclusivamente monete da 5 (nichel) e (dime) centesimi. Al raggiungimento dell importo di 5 centesimi deve attivare un segnale di abilitazione (output) per l erogazione della bibita. a.a a.a. 29-2
2 library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; 3 entity vending5 is port( reset : in bit; clock : in bit; dime : in bit; nichel : in bit; output : out bit); end vending5; architecture algoritmica of vending5 is --- parte dichiarativa dell'architettura: è dichiarato un nuovo tipo --- denominato "state" e definito attraverso l'elenco dei valori che può assumere type state is (zero_c, five_c, ten_c, fifteen_c); --- segnale interni che rappresentano rispettivamente lo stato presente --- (uscita dei registri di stato) e quello futuro (ingresso dei registri di stato) signal present_state, next_state: state; a.a parte combinatoria della FSM: rete combinatoria che definisce ---- il valore dello stato futuro e dell'uscita per ogni configurazione ---- di stato presente e per ogni valore degli ingressi 4 process(present_state, nichel, dime) -- nella sensitivity list -- il segnale che rappresenta lo stato corrente -- (present_state) e i segnali di ingresso case present_state is when zero_c => output <= ''; --- macchina di Moore l'uscita dipende --- solo dallo stato corrente if(nichel = '') then next_state <= five_c; elsif(dime = '') then next_state <= ten_c; next_state <= present_state; a.a. 29-2
3 when five_c => output <= ''; if(nichel = '') then next_state <= ten_c; elsif(dime = '') then next_state <= fifteen_c; next_state <= present_state; 5 when ten_c => output <= ''; if(nichel = '') then next_state <= fifteen_c; elsif(dime = '') then next_state <= fifteen_c; next_state <= present_state; when fifteen_c => output <= ''; next_state <= present_state; when others => ---- permette di definire lo stato futuro se inderteminato output <= ''; next_state <= zero_c; end case; a.a parte sequenziale della FSM: registri di stato process(reset,clock) --- reset asincrono, compare nella sensitivity list if reset = '' then present_state <= zero_c; elsif(clock'event and clock = '') then present_state <= next_state; 6 end algoritmica; a.a. 29-2
4 RTL Viewer 7 reset zero_c five_c ten_c fifteen_c a.a Simulazione funzionale 8 cent 5 cent 5 cent 5 cent 5 cent reset Out = reset Out = a.a. 29-2
5 ESERCIZIO a.a Schema a blocchi semplicato a.a. 29-2
6 Digramma degli stati 2 a.a library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_arith.all; 3 entity COUNTER is port ( CLK : in std_logic; RESET : in std_logic; VALUE : out unsigned(5 downto ) ); end COUNTER; -- per contare 35 cicli, corrispondenti a 35 secondi a khz di --- freq. servono 6 bit 2^6 - = architecture A of COUNTER is signal next_value, value_temp : unsigned(5 downto ); -- A process(clk) if CLK'event and CLK='' then if RESET='' then value_temp <= (others => ''); value_temp <= next_value; VALUE <= value_temp; next_value <= value_temp + conv_unsigned(,6); end A; a.a. 29-2
7 library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; 4 entity TRAFFICLIGHT is port ( BUTTON : in std_logic; CLOCK : in std_logic; RESET : in std_logic; RED : out std_logic; YELLOW : out std_logic; GREEN : out std_logic); end TRAFFICLIGHT; architecture ESERCIZIO of TRAFFICLIGHT is -- definisco il tipo stato e i segnali che mi serviranno per la FSM type stato is (G,Y,R); signal current_state, next_state : stato; -- segnali necessari a memorizzare i dati generati internamente all'architecture signal current_count : unsigned(5 downto ); signal five_seconds : std_logic; signal thirtyfive_seconds : std_logic; signal stop_counter : std_logic; -- dichiaro l'intenzione di usare un componente esterno e ne specifico l'interfaccia di IO component COUNTER port ( CLK : in std_logic; RESET : in std_logic; VALUE : out unsigned(5 downto ) ); end component; a.a ESERCIZIO cont : COUNTER port map ( CLK => CLOCK, RESET => stop_counter or RESET, VALUE => current_count); -- istanziazione de componente contatore 5 -- statement che rappresenta il blocco combinatorio DEC5 mostrato sullo schematico five_seconds <= '' when current_count = conv_unsigned(2,6) ''; --CASO REALE: five_seconds <= '' when current_count = conv_unsigned(5,6) ''; -- questo processo realizza in maniera equivalente alla precedente -- la rete di decodifica combinatoria corrispondente ai 35 secondi -- Tuttavia viene utilizzato un PROCESS; process(current_count) -- CASO REALE: if current_count = conv_unsigned(35,6) then if current_count = conv_unsigned(5,6) then thirtyfive_seconds <= ''; thirtyfive_seconds <= ''; -- e' un processo combinatorio, l'uscita va calcolata in ogni ramo di esecuzione del processo!!!! ---- il processo appena descritto è equivalente allo statement --- thirtyfive_seconds <= '' when current_count = conv_unsigned(35,6) ''; a.a. 29-2
8 6 -- parte sequenziale della macchina a stati process(clock) if CLOCK'event and CLOCK='' then if RESET='' then current_state <= G; current_state <= next_state; a.a parte combinatoria della macchina a stati. 7 process(current_state, BUTTON, five_seconds, thirtyfive_seconds) case current_state is when G => RED <= ''; YELLOW <= ''; GREEN <= ''; stop_counter <= ''; if BUTTON = '' then next_state <= Y; next_state <= G; -- macchina di Moore when R => RED <= ''; YELLOW <= ''; GREEN <= ''; stop_counter <= ''; if thirtyfive_seconds = '' then next_state <= G; next_state <= R; when Y => RED <= ''; YELLOW <= ''; GREEN <= ''; stop_counter <= ''; if five_seconds = '' then next_state <= R; next_state <= Y; when others => RED <= ''; YELLOW <= ''; GREEN <= ''; stop_counter <= ''; next_state <= G; end case; end ESERCIZIO; a.a. 29-2
9 a.a CLK RESET VALUE[5..] BUTTON COUNTER:cont:VALUE[] COUNTER:cont:VALUE[] COUNTER:cont:VALUE[2] COUNTER:cont:VALUE[3] COUNTER:cont:VALUE[4] COUNTER:cont:VALUE[5] COUNTER:cont:VALUE[6] COUNTER:cont:VALUE[7] COUNTER:cont:VALUE[8] COUNTER:cont:VALUE[9] COUNTER:cont:VALUE[] COUNTER:cont:VALUE[] COUNTER:cont:VALUE[2] COUNTER:cont:VALUE[3] COUNTER:cont:VALUE[4] COUNTER:cont:VALUE[5] RESET clk y r g COUNTER:cont current_state comb~ BUTTON CLOCK RESET RED YELLOW GREEN a.a Contatore Contatore 6' h -- value_temp~ value_temp~ value_temp~2 value_temp~3 value_temp~4 value_temp~5 value_temp~6 value_temp~7 value_temp~8 value_temp~9 value_temp~ value_temp~ value_temp~2 value_temp~3 value_temp~4 value_temp~5 add~ A[5..] B[5..] OUT[5..] ADDER value_temp[5..] D Q PRE ENA CLR CLK RESET VALUE[5..] Reset sincrono
10 Diagramma degli stati generato da RTL viewer 2 reset g y r Reset sincrono a.a Simulazione funzionale 2 L uscita del contatore varia da a 2 n - Al primo ciclo l uscita vale da node finder: Insert register pre-synthesis La condizione per il cambio di stato era stata posta al valore 2, dopo quindi 3 cicli In generale se voglio che il contatore riparta da dopo N cicli, la condizione deve essere posta a N- a.a. 29-2
11 Risultato compilazione Start compilation 22 a.a Simulazione timing 23 a.a. 29-2
12 24 Timing analyzer Start timing analyzer fmax = MHz Tck = 4.67 ns from register Counter:cont value_temp to register current_state.r a.a Esercizio 2: Esame del 5 luglio 24 In rete è disponibile una soluzione dettagliata 3 a.a. 29-2
13 library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; 32 entity CICLOCOMPUTER is port ( GIROCOMPIUTO : in std_logic; CLOCK : in std_logic; RESET : in std_logic; MODE : in std_logic; VALORE : out unsigned(5 downto ) ); end CICLOCOMPUTER; architecture A of CICLOCOMPUTER is signal cont_distanza, next_distanza, giri_sec, next_giri_sec, giri_sec_frozen : unsigned(4 downto ); signal cicli, next_cicli : unsigned(4 downto ); signal wavehz : std_logic; signal select_output : std_logic; type modo_funzionamento is (velocita, distanza); signal current_state, next_state : modo_funzionamento; a.a process(clock) -- contatore della distanza 33 if clock'event and clock = '' then if reset = '' then cont_distanza <= conv_unsigned(,5); elsif girocompiuto = '' then cont_distanza <= next_distanza; next_distanza <= cont_distanza + conv_unsigned(,5); -- contatore della velocita, ogni secondo azzero il conteggio process(clock) -- contatore della velocita, ogni secondo azzero il conteggio if clock'event and clock = '' then if reset = '' or wavehz = '' then giri_sec <= conv_unsigned(,5); elsif girocompiuto = '' then giri_sec <= next_giri_sec; next_giri_sec <= giri_sec + conv_unsigned(,5); Contatori con ingresso di abilitazione i contatori sono descritti e non instaziati a.a. 29-2
14 34 -- ogni secondo vado a campionare i giri calcolati -- registro process(clock) if clock'event and clock = '' then if reset = '' then giri_sec_frozen <= conv_unsigned(,5); elsif wavehz = '' then giri_sec_frozen <= giri_sec; a.a macchina a stati per commutare tra distanza e velocita process(clock) if clock'event and clock = '' then if reset = '' then current_state <= distanza; current_state <= next_state; 35 process(current_state, mode) case current_state is when velocita => if mode = '' then next_state <= distanza; next_state <= velocita; select_output <= ''; when distanza => if mode = '' then next_state <= velocita; next_state <= distanza; select_output <= ''; when others => next_state <= distanza; select_output <= ''; end case; a.a. 29-2
15 36 process(clock) if clock'event and clock = '' then if reset = '' then cicli <= conv_unsigned(,5); cicli <= next_cicli; next_cicli <= conv_unsigned(,5) when cicli = conv_unsigned(9,5) cicli + conv_unsigned(,5); --- nel caso reale avrei dovuto sostiture 9999 a 9 wavehz <= '' when cicli = conv_unsigned(,5) ''; -- seleziono il valore da portare in uscita. Devo convertire da giri a metri, -- ma essendo giro = 2 metri, basta shiftare a sinistra di ; valore() <= ''; valore(5 downto ) <= cont_distanza when select_output = '' giri_sec_frozen; end A; a.a Es: 3 Moltiplicatore/Accululatore (MAC) 43 Si realizzi un moltiplicatore-accumulatore (MAC) a pipeline in cui: il primo stadio campiona i dati in ingresso il secondo stadio campiona il prodotto il terzo stadio campiona e porta sull'uscita la somma di accumulo Per gli ingressi si adotti una rappresentazione a 4 bit a.a. 29-2
16 library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; Nota: il segnale di reset e' INDISPENSABILE per resettare ad un valore noto -- i FF del registro. entity mac is port (clk,reset : in std_logic; in_chan,in_chan2 : in unsigned(3 downto ); out_chan : out unsigned(7 downto ) ); end mac; architecture s of mac is component reg port ( clk,reset: in std_logic; reg_in : in unsigned(7 downto ); reg_out : out unsigned(7 downto ) ); end component; signal ck_in,ck_in2 : unsigned(3 downto ); signal prod,ck_prod,sum,newsum : unsigned(7 downto ); a.a Sincronizzazione degli ingressi, potrebbe essere descritto -- attraverso una subentity gerarchica (non fa' differenza) process(clk,reset) if reset='' then ck_in<=""; ck_in2<=""; elsif clk'event and clk='' then ck_in<=in_chan; ck_in2<=in_chan2; -- Blocco di moltiplicazione, potrebbe essere ugualmente descritto -- attraverso una subentity gerarchica prod <= ck_in * ck_in2; 45 a.a. 29-2
17 46 -- Registro di pipeline, potrebbe essere descritto ugualmente attraverso -- un processo (non fa' differenza) Pipe_reg : reg port map (clk,reset,prod,ck_prod); -- Result Accumulator newsum <= sum+ck_prod; -- Registro accumulatore, potrbbe essere descritto ugualmente attraverso -- un processo (non fa' differenza) acc_reg : reg port map (clk,reset,newsum,sum); -- Il risultato viene portato sui pins di uscita out_chan <= sum; end s; a.a DATA_REG : General purpose Register entity library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; 47 entity reg is port ( clk,reset : in std_logic; reg_in : in unsigned(7 downto ); reg_out : out unsigned(7 downto ) ); end reg; architecture b of reg is process(clk,reset) if reset='' then reg_out <= ( others => ''); elsif clk'event and clk='' then reg_out <= reg_in; end b; a.a. 29-2
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architecture tipo_architettura of nome_del_modulo is begin architecture tipo_architettura of nome_del_modulo is
Struttura file.vhd. library IEEE; use IEEE.std_logic_64.all; use IEEE.std_logic_arith.all; link a librerie e package entity nome_del_modulo is port ( term,term2 : in std_logic; term3,term4 : out std_logic)
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---- registro con reset e enable library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.
---- registro con reset e enable use IEEE.std_logic_unsigned.all; --Registro con reset sincrono e enable entity REGISTRO is port (CLK, RESET, ENABLE D Q : out std_logic end REGISTRO; architecture behavioral
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