Corso di Circuiti Logici Appunti e Approfondimenti A. Di Stefano

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2 Aritmetica frazionaria e fixed point Nella maggior parte delle applicazioni i numeri reali sono approssimati con numeri binari che ne rappresentano la parte intera e quella frazionaria. Il numero di cifre binarie complessivamente utilizzate è fissato, così come il numero di bit da destinare alla parte intera, a quella frazionaria ed eventualmente al segno. Per questo motivo questa rappresentazione viene indicata come virgola fissa (fixed point). Per convenzione di seguito indicheremo con S.X.Y un numero binario a X+Y+1 bit, in cui un bit è dedicato al segno (S), X bit sono destinati alla parte intera e Y a quella frazionaria. I numeri negativi sono rappresentati in complemento a 2. Due esempi di numeri ad 8 bit nel formato S.3.4 sono i seguenti: = oppure = Un metodo semplice per passare da un numero frazionario in base 10 ad un numero binario nel formato S.X.Y è quello di moltiplicare il numero espresso in base 10 per 2 Y e convertire la parte intera del risultato in binario, inserendo il punto decimale nella corretta posizione. Ad esempio per esprimere 6.15 nel formato S.3.4 si ha: x 2 4 = => => Ovviamente la parte intera del numero da convertire deve essere rappresentabile con X bit, mentre la parte frazionaria, per il fatto di utilizzare un numero finito di bit (Y), sarà un approssimazione di quella del numero originale (tanto migliore quanti più bit verranno utilizzati). La scelta del formato fixed point (cioè di X ed Y) deve essere fatta, fissato il numero totale di bit disponibili, in base a queste considerazioni ed ai requisiti dei dati o dell applicazione. Operazioni di somma e sottrazione Le operazioni di somma e sottrazione su numeri fixed point si eseguono esattamente come nel caso di numeri interi (con segno, espressi in complemento a 2), con la possibilità che si verifichino degli overflow. Se gli operandi hanno lo stesso formato, anche il risultato avrà lo stesso formato. Se invece gli operandi non sono espressi nello stesso formato, è sufficiente allineare i punti decimali prima di eseguire le operazioni: (S.2.5) (S.4.3) = = [ = => 5.5] => (S.3.4) In questo caso per capire se si sono verificati degli overflow è necessario fissare il formato che si desidera per il risultato dell operazione (nell esempio è stato scelto S.3.4). La verifica dell overflow andrà fatta considerando i riporti dell ultima e della penultima colonna (cioè la terza e la quarta cifra a sinistra del punto decimale), come avviene nel caso di numeri interi. La parte frazionaria invece può essere troncata senza problemi, l unico effetto di questa operazione è una perdita di precisione. Va notato inoltre che nell allineare gli operandi è necessario eseguire l estensione dei bit di segno nel caso di numeri negativi (cioè aggiungere degli 1 invece che degli 0 a sinistra). Moltiplicazione Se si moltiplicano due numeri fixed point nel formato S.X.Y ed S.W.Z, il risultato avrà un numero di bit pari alla somma di quelli degli operandi, e risulterà nel formato SS.(X+W).(Y+Z), cioè ci saranno due bit di segno, e la parte intera e decimale saranno larghe quanto la somma delle rispettive parti degli operandi. Considerando l intero risultato, come nel caso dei numeri interi, non si possono verificare degli overflow. In molte applicazioni (soprattutto nel campo dell elaborazione dei segnali) può essere richiesto di eseguire molte moltiplicazioni sugli stessi dati, questo porterebbe ad un incremento continuo del numero di bit richiesti per rappresentare i risultati. Per evitare questo è possibile ricondurre il valore ottenuto al formato originale (o comunque ad uno più piccolo). Nel caso generale è sufficiente troncare i bit più significativi della parte intera, ed i meno significativi della parte frazionaria, occorre solo accertarsi che la parte intera del risultato sia rappresentabile col numero di bit scelto. Un altro approccio molto utilizzato in questi casi è quello di considerare numeri dotati solo della parte frazionaria, quindi compresi tra 1 ed 1. La maggior parte dei segnali è infatti rappresentabile in questo intervallo. Questa rappresentazione prende il nome di Q-format, ed in particolare una rappresentazione che utilizza n bit per la parte frazionaria viene indicata con Qn (ed equivale alla rappresentazione S.0.N). Il vantaggio è che il prodotto di due numeri minori di 1 (in valore assoluto) è sempre minore di uno, e quindi ricade nello stesso intervallo, cioè continuerà ad avere una parte intera nulla: S.0.N x S.0.N = SS.0.NN Scartando un bit di segno (il più significativo), e troncando la parte frazionaria ad N bit, si ottiene un arrotondamento del numero e un risultato che ha la stessa larghezza degli operandi e che quindi potrà essere utilizzato come tale. L esempio seguente mostra l utilizzo della rappresentazione Q7 per effettuare un operazione tra numeri non interi: x = (S.0.7) x (S.0.7) = (SS.0.14) => (S.0.7) [ = ] 2

3 Rappresentazione dei numeri in virgola mobile Standard IEEE La rappresentazione dei numeri in virgola mobile (floating point) è un metodo utilizzato per rappresentare i numeri reali utilizzando un numero finito di simboli (bit). A differenza di altri tipi di rappresentazione (virgola fissa, frazionale, razionale ) la codifica in virgola mobile permette di rappresentare a parità di bit un intervallo numerico estremamente più grande. I numeri vengono in pratica rappresentati utilizzando la notazione scientifica, cioè sono espressi da una mantissa e da un esponente, es.: 784 = 7.84x10 2 (in cui 7.84 è la mantissa, e 2 l esponente) = 1.011x2 3 (esempio binario, notare che la base dell esponente è 2) La rappresentazione in virgola mobile ha le seguenti caratteristiche: - La possibilità di gestire separatamente l esponente del numero permette di rappresentare indifferentemente numeri molto grandi e numeri molto piccoli con la stessa precisione (stesso numero di cifre della mantissa). Al contrario, nella rappresentazione in virgola fissa (fixed point) l intervallo dei numeri rappresentabili e la precisione è rigidamente limitato dal numero di bit utilizzati e dalla posizione scelta per il punto decimale. - La distanza tra due numeri floating point consecutivi non è costante, ma varia a seconda dell esponente, es.: tra 1.23x10 2 (=123) e 1.24x10 2 (=124) la distanza è 1 tra 1.23x10 3 (=1230) e 1.24x10 3 (=1240) la distanza è 10 Tuttavia questo non è un inconveniente, infatti rispecchia l esigenza pratica di trascurare nei calcoli le cifre che non rientrano nel range di interesse. Al contrario, nei numeri in virgola fissa la distanza tra due numeri consecutivi è sempre costante e pari al valore del bit meno significativo. - Nelle operazioni con numeri in virgola fissa si possono avere problemi di perdita di precisione quando un operazione tra due numeri molto grandi da come risultato un numero molto piccolo. Nella rappresentazione in virgola mobile questo problema non c è, es.: In virgola fissa, utilizzando 4 digit: / = 0.9 (cioè 000.9) In virgola mobile: 1.398x10 2 / 1.432x10 2 = 9.762x10-1 Standard IEEE Lo standard prevede di rappresentare un numero in virgola mobile utilizzando 32 bit organizzati come segue: - 1 bit [il 31 ] per il segno del numero: 0=pos., 1=neg. - 8 bit [dal 30 al 23 ] per l esponente, - 23 bit [dal 22 allo 0 ] per la mantissa. - L esponente è codificato in eccesso 127, cioè 127 indica 0, 128 indica 1, 126 indica 1, etc I numeri 0 e 255 dell esponente non sono utilizzati normalmente. La mantissa viene considerata normalizzata, quindi si dà per scontato che il bit intero sia sempre 1, e per questo non viene rappresentato, ottenendo così un totale di 24 bit rappresentati. - Lo zero è indicato ponendo tutti i 32 bit a 0. - Ponendo tutti i bit dell esponente a 1 si indica il numero INF (infinito) che può essere positivo o negativo. Le operazioni tra infiniti e numeri danno risultati che sono definiti dallo standard. I numeri che si possono rappresentare vanno da ±10-44 a ± Esempio di codifica del numero in virgola mobile secondo lo standard: = x2 7 ; l esponente 7 in eccesso 127 => = 134 => segno esponente mantissa (estesa a 23 bit) (il primo 1 [a sinistra] è implicito) - E prevista dallo standard anche una rappresentazione a doppia precisione che utilizza 64 bit così suddivisi: segno 1 bit, esponente 11 bit (codificato in eccesso 1023) e mantissa 52 bit. L intervallo rappresentabile va da ± a ±

4 Esempi di descrizioni VHDL Esempi di circuiti combinatori: -- *** Semplice porta AND a due ingressi *** entity PORTA_AND is port( A : in std_logic; B : in std_logic; Y : out std_logic ); end PORTA_AND; architecture esempio of PORTA_AND is Y <= A and B; end esempio; -- *** Multiplexer 2-1 per bus a 8 bit *** entity MUX2_1_8 is port( A : in std_logic_vector(7 downto 0); B : in std_logic_vector(7 downto 0); Y : out std_logic_vector(7 downto 0); S : in std_logic); end MUX2_1_8; -- Ingresso bus A ad 8 bit -- Ingresso bus B ad 8 bit -- Uscita ad 8 bit -- Ingresso di selezione architecture comport of MUX2_1_8 is Y <= A when (S= 0 ) else B; -- *** Convertitore BCD -> 7 segmenti *** entity BCD7SEG is port(bcd: in STD_LOGIC_VECTOR (3 downto 0); LED: out STD_LOGIC_VECTOR (6 downto 0)); end BCD7SEG; -- Ingresso: numero BCD -- Uscita: numero 7-Segmenti architecture comport of BCD7SEG is with BCD select LED<= " " when "0001", --1 " " when "0010", --2 " " when "0011", " " when "1000", --8 " " when "1001", --9 " " when others; --0 4

5 -- *** Half Adder (esempio di descrizione strutturale) *** entity HalfAdder is port( A : in std_logic; B : in std_logic; S : out std_logic; C : out std_logic); end HalfAdder; -- Ingresso bit A -- Ingresso bit B -- Uscita somma -- Uscita riporto architecture Structural of HalfAdder is component PORTA_AND port(aa, AB : in std_logic; AC : out std_logic); end component; component PORTA_XOR port(xa, XB : in std_logic; XC : out std_logic); end component; P1: PORTA_XOR port map (XA=>A, XB=>B, XC=>S); P2: PORTA_AND port map (AA=>A, AB=>B, AC=>C); end Structural; Esempi di descrizione di circuiti sequenziali: -- *** Registro a 8 bit *** entity REG8 is port( D : in std_logic_vector(7 downto 0); Q : out std_logic_vector(7 downto 0); CLK : in std_logic; RESET : in std_logic); end REG8; architecture esempio of REG8 is process (D, CLK, RESET) if RESET= 1 then Q <= ; -- Si può scrivere (others => 0 ); elsif (CLK event and CLK= 1 ) then Q <= D; end process; end esempio; -- *** Cont. a 8 bit con caric. parallelo *** entity CONT8 is port( D : in std_logic_vector(7 downto 0); Q : out std_logic_vector(7 downto 0); LOAD : in std_logic; CLK : in std_logic; RESET : in std_logic); end CONT8; architecture comport of CONT8 is process (D, CLK, LOAD, RESET) if RESET= 1 then Q <= ; -- Si può scrivere (others => 0 ); elsif (CLK event and CLK= 1 ) then if LOAD = 1 then Q <= D; else Q <= Q + 1; end process; 5