Reti Logiche A Esame del 13 settembre 2007

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1 Politecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof. Fabrizio Ferrandi Reti Logiche A Esame del 13 settembre 2007 prof.ssa Cristiana Bolchini Esercizio n. 1 Effettuare la sintesi delle due funzioni di seguito specificate, sia considerando le funzioni indipendentemente (utilizzando il metodo delle mappe di Karnaugh), sia utilizzando il metodo di Quine-McCluskey per funzioni a più uscite (costo di ogni implicante pari a 1), commentando i risultati ottenuti F1 = (4,9,11,12,14,15) F2 = (1,3,5,7,11,15) Descrivere con chiarezza ogni singolo passo svolto per arrivare alla soluzione. Matricola Cognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. Chiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: 2h:30m. Esercizio 1 (7 punti) Esercizio 2 (7 punti) Esercizio 3 (6 punti) Esercizio 4 (8 punti) Esercizio 5 (4 punti) Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 2 di 11

2 Esercizio n. 2 Sia data una macchina sequenziale sincrona con ingressi (a, b, c, d) e uscita (Y), la cui rete combinatoria che realizza le funzioni λ (uscita) e δ (stato prossimo) è rappresentata dalla seguente rete multilivello: V2 = cq1 +!adq1 + V1 V1 =!Q2 + V3 V3 = (!(a!c) + (!a+c)+!d)(d+(a+c)!(!a!b!c)) Y = V1 + b D1 = a!c!d +!cq2 + Q1 D2 = a!d + cq2 +!a!bcq2 +!c Dove Q1 e Q2 rappresentano le variabili stato presente L espressione associata a Y costituisce la funzione λ Le espressioni associate a D1 e D2 costituiscono la funzione δ V1, V2 e V3 sono nodi intermedi 1. Applicare in sequenza alla rete multi livello le trasformazioni sotto indicate e rispondere alle domande dove richiesto. Disegnare anche il modello della rete finale. Nota Bene: per ogni trasformazione è obbligatorio riportare il risultato della trasformazione e mostrare chiaramente tutti i passaggi effettuati per ottenere il risultato stesso. a) COST(): Calcolo del numero di letterali. La funzione COST() calcola il costo in letterali indipendentemente dalla forma (SOP o Multilivello) delle espressioni algebriche dei nodi. b) FACTOR(V2): Fattorizzazione del nodo V2. c) SIMPLIFY(V3): Minimizzazione a due livelli SOP di V3. d) [V4] = EXTRACT(V3, V2): Estrazione di un fattore comune a V3 e V2. Il nodo V4 derivato dall estrazione può essere un nuovo nodo o un nodo già presente nella rete. La trasformazione è accettata solo se il numero di letterali non aumenta. e) COST( ): Calcolo del numero di letterali. f) SIMPLIFY(D2): Minimizzazione a due livelli SOP di D2. g) [V5] = EXTRACT(D1, D2): Estrazione di un fattore comune a D1 e D2. Il nodo V5 derivato dall estrazione può essere un nuovo nodo o un nodo già presente nella rete. La trasformazione è accettata solo se il numero di letterali non aumenta. h) COST( ): Calcolo del numero di letterali. 2. Realizzare la rete combinatoria tramite PAL con una sezione OR costituita da OR a due ingressi. (1) Si riscrivano ove necessario - le espressioni dei nodi della rete multi livello in modo che sia possibile realizzarle con la sezione OR della PAL indicata (2) Si indichino esplicitamente i termini prodotto del piano AND e le espressioni relative al piano OR (3) Si elenchino i nomi associati alle uscite retroazionate (4) Si elenchino i nomi associati alle uscite non retroazionate (5) Si disegni anche lo schema logico, completo di retroazioni e bistabili, delle interconnessioni da programmare Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 3 di 11 Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 4 di 11

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4 Esercizio n. 3 Data la tabella degli stati di una macchina sequenziale sincrona non completamente specificata, si trovi la tabella degli stati della macchina minima compatibile, riportando tutti i passi effettuati a -/- -/- b/0 -/- b f/1 d/0 e/1 c/0 c d/0 b/- -/- f/- d d/- -/1 -/- f/1 e f/1 -/- -/- -/- f f/- c/0 a/1 d/0 Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 7 di 11 Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 8 di 11

5 Esercizio n. 4 Si sintetizzi, fino al diagramma degli stati minimo, la macchina sequenziale sincrona di Mealy che realizza un circuito sequenziale sincrono con due ingressi (x1 e x2) ed una uscita (y), in cui l uscita viene posta ad 1 se le ultime due configurazioni d ingresso sulla coppia x1x2 seguono la numerazione binaria naturale. L uscita va a 1 anche quando le ultime due configurazioni d ingresso sono 11 seguita da 00. Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 9 di 11 Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 10 di 11

6 Esercizio n. 5 Data la seguente descrizione di circuito in VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity exam is port( b,g,h,i : in std_logic; in1,in2,in3 : in std_logic_vector(3 downto 0); clk, rst : in std_logic; out1 : out std_logic_vector(3 downto 0) ); end exam; architecture mixed of exam is signal a, d, c, e, f : std_logic; signal s : std_logic_vector(3 downto 0); begin PROC1 : process (reset, clk) begin if (clk = '1' and clk'event) then if(reset= 1 ) then out1 = 0000 ; out1 = s-in3; end if; end if; end process; PROC2: process( a, inl, in2 ) begin if ( f='0' ) then s <= in1+in2; else s <= in2-in2; end if; end process; d <= not b; e <= not g; f <= d and c; c <= e or a; a <= h and i; end mixed; Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello VHDL proposto. Reti Logiche A Esame del 13 settembre 200 Esercizio n pagina 11 di 11