Reti Logiche A Prova di giovedì 3 febbraio 2005

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1 olitecnico di Milano Dipartimento di Elettronica e Informazione prof.ssa Anna Antola prof.ssa Cristiana Bolchini prof. Fabrizio Ferrandi Reti Logiche A rova di giovedì febbraio 005 Matricola Cognome Nome Istruzioni Scrivere solo sui fogli distribuiti. Non separare questi fogli. È vietato portare all esame libri, eserciziari, appunti e calcolatrici. Chiunque venga trovato in possesso di documentazione relativa al corso anche se non strettamente attinente alle domande proposte vedrà annullata la propria prova. Non è possibile lasciare l aula conservando il tema della prova in corso. Tempo a disposizione: h:5m. alore indicativo di domande ed esercizi, voti parziali e voto finale: Esercizio ( punti) Esercizio (.5 punti) Esercizio (.5 punti) Esercizio 4 ( punti) Esercizio 5 ( punti) oto finale: (6 punti) Con Soluzioni

2 Esercizio n. Data la seguente tabella degli stati: I) si esegua l'analisi di compatibilità II) Trovare le classi di massima compatibilità tramite l algoritmo che costruisce l albero delle compatibilità III) Trovare una macchina ridotta utilizzando un algoritmo tra quanti noti, derivando la nuova tabella degli stati e il relativo diagramma degli stati IN 0 IN A A / 0 B / B B / 0 - / - C C / - D / D E / H / 0 E F / - / 0 F F / - - / G G / 0 B / H A / B / - Soluzione: B C BD D X X X E X X X EF F X X G DB X X H X X CA AE FA FA X DB BH A B C D E F G B C X D X X X E X X X X F X X G X X X H X X X X FA FA X A B C D E F G Classi di massima compatibilità: ABGF, CBF, FH, EH, D Reti Logiche A rova di giovedì febbraio 00 Esercizio n. -- pagina di 0

3 Esercizio n. Realizzare un circuito sequenziale sincrono con due ingressi (a e b) ed una uscita (z), il cui comportamento è il seguente: quando si riceve in ingresso a b l'uscita z viene posta a 0 successivamente se a b allora z, se a b allora z 0 fino a che non si riceve a b 0 quando si riceve in ingresso a b 0 l'uscita viene posta a 0 successivamente l'uscita commuta ad ogni ciclo di clock fino a quando non si riceve a b che comunque porta l uscita a 0. Si utilizzi come modello di riferimento quello della macchina di Moore, si utilizzino flip-flop di tipo JK e si adotti un assegnamento dello stato basato sulla codifica binaria naturale sul numero minimo di bit. Soluzione: Tabella degli stati: z A B B C B 0 B A A C A C A D C D 0 D A D C D Codifica: A 00 B 0 C D 0 Tabella degli stati codificati: z Tabella delle eccitazioni JK Q Q J K Tabella z Reti Logiche A rova di giovedì febbraio 00 Esercizio n. -- pagina di 0

4 Sintesi della funzione d uscita: z q0 q Mappe di Karnaugh della funzione stato prossimo: J0 K J K J0 ab K0!a!b J!q0 + ab K!a +!b a b J 0 K z J K Reti Logiche A rova di giovedì febbraio 00 Esercizio n. -- pagina 4 di 0

5 Esercizio n. Data la seguente tabella degli stati minima di una macchina di Mealy: S S/ S/ S5/0 S/ S S/ S4/0 S/0 S/0 S S/ S4/0 S4/0 S4/0 S4 S/0 S5/0 S5/0 S/0 S5 S/ S5/0 S5/0 S/0 Si determini un buon assegnamento degli stati secondo i criteri comunemente adottate. Soluzione: er il I criterio (coppie di stati che condividono lo stesso stato prossimo per lo stesso ingresso) si ha: SS condividono S SS4 condividono S SS4 condividono S SS5 condividono S SS condividono S4 S4S5 condividono S5 SS4 condividono S5 SS5 condividono S5 S4S5 condividono S5 S4S5 condividono S er il II criterio (coppie di stati prossimi con ingresso adiacente) si ha: stato presente S SS5 S5S SS stato presente S SS4 S4S SS stato presente S SS4 S4S stato presente S4 SS5 S5S stato presente S5 SS5 S5S Reti Logiche A rova di giovedì febbraio 00 Esercizio n. -- pagina 5 di 0

6 SS La tabella dei vincoli pesati è la seguente: SS SS4 SS4 SS5 SS S4S5 SS5 5 S5S S4S SS Il grafo delle adiacenze è il seguente S 5 S S5 S S4 I vincoli non possono essere tutti soddisfatti e vengono tagliati gli archi AB, BC e EF. L assegnamento è quindi S S S5 S S4 Reti Logiche A rova di giovedì febbraio 00 Esercizio n. -- pagina 6 di 0

7 Esercizio n. 4 Sia data una macchina sequenziale sincrona con ingressi (a, b, c, d, e) e uscita (Y), la cui rete combinatoria che realizza le funzioni λ (uscita) e δ (stato prossimo) è rappresentata dalla seguente rete multilivello + ab QQ D + d D cdq D e + D D Q + Q D d + Q Y Q Y Dove: Q, Q e Q rappresentano le variabili di stato presente L espressione associata a Y costituisce la funzione λ Le espressioni associate a D, D e D costituiscono la funzione δ, e sono nodi intermedi I) Dire se la macchina descritta è di Mealy o di Moore, giustificando la risposta; II) III) Realizzare la rete combinatoria tramite LA. Si indichino esplicitamente i termini prodotto del piano AND e le espressioni relative al piano OR, si disegni anche lo schema logico delle interconnessioni da programmare. Si supponga di voler realizzare la stessa macchina tramite una ROM: a) Si dica quale è il numero di ingressi (bit indirizzo) e il numero di uscite (bit di parola) della ROM necessari per realizzare la macchina b) Si dica quale è il procedimento, partendo dalle espressioni logiche date, per ottenere la realizzazione tramite ROM Soluzione: La macchina è una macchina di Mealy poiché l uscita dipende, oltre che dallo stato presente, anche dagli ingressi. Termini prodotto e sezione OR da realizzare (l asterisco indica le funzioni OR che vanno retroazionate. er D, D e D il segnale portato in retroazione è l uscita Q del bistabile D corrispondente all ingresso omonimo) Sezione AND Reti Logiche A rova di giovedì febbraio 00 Esercizio n pagina 7 di 0

8 Reti Logiche A rova di giovedì febbraio 00 Esercizio n pagina 8 di Q Q e Q d cdq Q Q ab Sezione OR Y D D D

9 Esercizio n. 5 Data la seguente descrizione di circuito in HDL library ieee; use ieee.std_logic_64.all; ENTITY vhdl_ex IS ORT(clk: in bit; c: in bit; d: in bit; o: out bit); END; ARCHITECTURE arc OF vhdl_ex IS SIGNAL s0,s: bit; BEGIN 0: ROCESS(clk) BEGIN IF (clk'eent AND clk '') THEN s0<d; END IF; END ROCESS; o < s WHEN (c'') ELSE s0; : ROCESS(clk) BEGIN IF (clk'eent AND clk '') THEN s<s0; END IF; END ROCESS; END arc; I) Indicare se il circuito descritto è un circuito combinatorio o sequenziale con le opportune motivazioni. II) Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello HDL proposto III) Ricavare le forme d onda del segnale o in corrispondenza dei segnali di ingresso di seguito riportati: clk d c o Soluzione: I) Indicare se il circuito descritto è un circuito combinatorio o sequenziale con le opportune motivazioni. Il circuito è sequenziale perché contiene due processi che descrivono due flip flop d II) Disegnare un circuito composto da componenti elementari (porte logiche, multiplexer, bistabili) che implementi il modello HDL proposto Reti Logiche A rova di giovedì febbraio 00 Esercizio n pagina 9 di 0

10 III) Ricavare le forme d'onda del segnale o in corrispondenza dei segnali di ingresso di seguito riportati: Reti Logiche A rova di giovedì febbraio 00 Esercizio n pagina 0 di 0