Progettazione e sintesi di circuiti digitali

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1 Progettazione e sintesi di circuiti digitali Lezione 24 settima esercitazione in laboratorio 13/04/2016 A. Neviani - P.S.C.D.

2 Contenuti dell'esercitazione In questa esercitazione: eseguiremo la sintesi logica e la sintesi fisica (place & route) di un processore FFT di tipo pipeline i passi dell'esercitazione saranno i seguenti: sintesi logica del circuito a partire dal modello RTL esportazione della netlist (in formato Verilog) del circuito e dei vincoli sintesi fisica del circuito, dal floorplan al routing verifica del layout A. Neviani - P.S.C.D. 2

3 Configurazione dell ambiente di lavoro Aprite un terminale (Applications System Tools Xfce Terminal) e andate nella directory di lavoro creata nella prima esercitazione precedente : cd /nfsd/cadusers/<nomelogin> cd <nome_directory_di_lavoro> firefox & Andare alla pagina del corso e scaricare il file lab07.tar nella directory di lavoro, quindi eseguire il comando: tar xvf lab07.tar Eseguire quindi i comandi: cd lab07 source eda-umc13-user.sh ricorda che devi rieseguire questo comando ogni volta che apri un nuovo terminale A. Neviani - P.S.C.D. 3

4 Preparazione del materiale Esegui la sintesi logica top-down di cordic1.vhd: source synopsys.conf design_vision Analizza il modello RTL del processore FFT (attenzione: fftpack.vhd va analizzato per primo, r2mdc.vhd per ultimo, gli altri in ordine a piacere): File Analyze... Add... src fftpack.vhd File Analyze... Add... src...(gli altri file.vhd) Elabora l architettura RTL utilizzando la linea di comando di DV: elaborate R2MDC arch RTL lib DEFAULT Applica i vincoli e gli obiettivi di ottimizzazione eseguendo lo script default.con nella cartella script: File Execute Script... cartella script default.con Esegui la compilazione con le opzioni di default: Design Compile Design... Andrea Neviani P.S.C.D. 4

5 Sintesi logica del modello RTL Verifica se ci sono cammini del segnale che violano i vincoli temporali creando l istogramma dei cammini critici: Timing Endpoint Slack... OK Dovrebbero esserci diversi cammini che rispettano i vincoli temporali con margine quasi nullo SoC Encounter, il sistema CAD per la gestione del flusso di sisntesi fisica, richiede una descrizione della netlist in ingresso in linguaggio Verilog: salva il risultato della sintesi logica in formato Verilog nella cartella soc: File Save as... soc Format: Verilog File name: cordic1_syn Prima di uscire, salva anche le informazioni sui vincoli di progetto utilizzati da DC nella sintesi logica. Il formato da utilizzare è il Synopsys Design Constraint (SDC): write_sdc soc/r2mdc.sdc Il file contiene una replica dei vincoli imposti con lo script default.con utilizzabile da SoC Encounter per tenere conto dei suddetti vincoli nella fase di sintesi fisica Esci da design_vision Andrea Neviani P.S.C.D. 5

6 Sintesi fisica: avvio di SoC Encounter Con la netlist r2mdc_syn.v e i vincoli r2mdc.sdc possiamo passare alla fase di sintesi fisica. Vai nella cartella soc e avvia SoC Encounter a 64 bit: cd soc encounter -64 Il comando encounter avvia l interfaccia grafica che permette di gestire il flusso di operazioni per realizzare la sintesi fisica del circuito Il primo passo è l importazione di tutti i dati di ingresso: netlist e vincoli di progetto librerie tecnologiche su cui si basa il progetto (in formato LEF) librerie con le informazioni sulle prestazioni dinamiche delle celle descrizione del posizionamento dei pad di I/O (opzionale, e limitata ai progetti di chip completi) la finestra di importazione si avvia dal menu: File Import Design... Andrea Neviani P.S.C.D. 6

7 SoC Encounter: preparazione dei dati Si apre una finestra di dialogo in cui vanno inserite le informazioni seguenti (nella scheda Basic): per prima cosa, i campi Technology/Physical Libraries e LEF files vengono riempiti caricando il file di configurazione enc.globals attraverso il tasto Load... in basso Verilog Netlist: Files: r2mdc_syn.v (vedi diapositive 8 e 9) Top Cell: Auto Assign Timing Constraint File: r2mdc.sdc (vedi diapositive 8 e 10) IO Assignement File: lasciare vuoto Ora passa alla scheda Advanced, seleziona la voce Power, e completa i primi due campi con i nomi delle alimentazioni: Power Nets: VDD (vedi diapositive 8 e 11) Ground Nets: VSS (vedi diapositive 8 e 11) Nella trasparenza seguente è riportata un immagine della finestra di dialogo (scheda Basic) con le informazioni richieste Andrea Neviani P.S.C.D. 7

8 SoC Encounter: importazione dei dati iniziali diapositiva 11 diapositiva 9 diapositiva 10 Andrea Neviani P.S.C.D. 8

9 SoC Encounter: importazione dei dati iniziali 1) click >> 3) click Add 2) doppio click 4) click Close Andrea Neviani P.S.C.D. 9

10 SoC Encounter: importazione dei dati iniziali 1) click >> 3) click Add 2) doppio click 4) click Close Andrea Neviani P.S.C.D. 10

11 SoC Encounter: importazione dei dati iniziali Andrea Neviani P.S.C.D. 11

12 SoC Encounter: design iniziale Nel riquadro principale compare un area suddivisa in righe, dove andranno piazzate le celle, e, alla sua sinistra, una serie di moduli, uno per ogni entity del modello sintetizzato, ciascuno di area pari alla somma dell area delle singole celle standard incluse nella netlist del modulo, più un certo margine Per vedere tutti i moduli può essere necessario effettuare uno zoom out (-) Andrea Neviani P.S.C.D. 12

13 SoC Encounter: floorplan La definizione del floorplan può essere gestita dal menu: Floorplan Specify Floorplan... Si apre una finestra di dialogo simile alla seguente: L area del core è definita attraverso i due parametri Aspect Ratio (rapporto H/W) Core Utilization (rapporto tra l area totale delle celle da piazzare e l area a disposizione) Intorno al core va lasciato un po di spazio per il routing (power ring e connessioni verso altri circuiti) modifica i campi in modo da lasciare 10 mm su ogni lato Andrea Neviani P.S.C.D. 13

14 Soc Encounter: risultato del floorplanning Il risultato del floorplanning è mostrato sotto, in cui si vede lo spazio lasciato libero intorno al core Selezionando tutti i moduli (trascinare il mouse tenendo schiacciato il tasto sinistro e catturare tutti i moduli nel rettangolo) vengono evidenziate le connessioni esistenti tra essi Andrea Neviani P.S.C.D. 14

15 SoC Encouter: salvataggio dei dati E possibile salvare i dati in qualunque stadio della procedura di sintesi fisica, dal momento in cui sono stati caricati i dati iniziali in poi: File Save Design Data Type: Encounter Salva il progetto con il nome: R2MDC_FP I dati possono essere caricati con il comando: File Restore Design Data Type: Encounter E consigliabile salvare i dati del progetto dopo le operazioni principali (floorplanning, piazzamento, routing) Andrea Neviani P.S.C.D. 15

16 Power planning: operazioni preliminari Prima di creare le strutture per la distribuzione dell alimentazione e della massa (power planning), è necessario indicare la connessione tra pin di alimentazione e massa nelle celle standard (che nella tecnologia prescelta si chiamano VCC e GND) e le linee di alimentazione e massa del chip (VDD e VSS definite prima) Questa operazione si esegue dal menu: Power Connect Global Nets... Nella finestra di dialogo, bisogna compilare i campi seguenti: Pin Name(s): VCC To Global Net: VDD quindi schiacciare Add to List La procedura va ripetuta per la coppia (GND, VSS) Chiudi con Apply e Cancel Andrea Neviani P.S.C.D. 16

17 SoC Encounter: power planning Il primo passo del power planning è la creazione del core ring: Power Power Planning Add Ring Si apre una finestra di dialogo simile a questa, in cui: il core ring viene posizionato nello spazio libero attorno all area del core per le connessioni orizzontali, sopra e sotto, il ring usa METAL1 con la larghezza e spaziatura specificate per le connessioni verticali, a destra e a sinistra, il ring usa METAL2 con la larghezza e spaziatura specificate orizzontali verticali Andrea Neviani P.S.C.D. 17

18 SoC Encounter: power planning Il secondo passo del power planning è la creazione della griglia di piste per alimentazione e massa all interno del core (metal stripes): Power Power Planning Add Stripes Si apre una finestra di dialogo simile a questa, in cui: si definisce il layer, la direzione (verticale o orizzontale), la larghezza e la spaziatura di ogni coppia di piste si stabilisce la distanza tra ogni coppia di piste (o, in alternativa, il numero di coppie di piste da inserire) Questo crea delle piste verticali Il risultato è nella trasparenza seguente qui scrivi 1 qui scrivi 50 qui scrivi 20 Andrea Neviani P.S.C.D. 18

19 SoC Encounter: power planning In blu le piste in METAL1, in rosso quelle in METAL2 Andrea Neviani P.S.C.D. 19

20 SoC Encounter: power planning Infine, creiamo anche le piste orizzontali su cui andranno piazzate le celle standard: Route Special Route Si apre una finestra di dialogo simile a questa, in cui: si identificano le net di alimentazione si stabiliscono i livelli di metallo utilizzabili (in questo caso, tutti, anche se per le connessioni orizzontali di alimentazione basta il METAL1) Il risultato conclusivo del power planning è nella trasparenza seguente Andrea Neviani P.S.C.D. 20

21 Power Planning: risultato finale Andrea Neviani P.S.C.D. 21

22 SoC Encounter: piazzamento Completati il floor e il power planning, si può procedere al piazzamento La sequenza minima di operazioni necessarie prevede di: specificare le aree in cui è vietato il piazzamento di certi livelli di metal Place Specify Placement Blockage... seleziona M2 per bloccare il posizionamento di celle che contengono connessioni in METAL2 sotto le piste verticali di alimentazione e massa piazzare le celle standard e gli eventuali altri blocchi importati nel progetto Place Standard Cells... nella finestra che compare seleziona OK visualizza il risultato del piazzamento attiva la Physical View (vedi trasparenza seguente) per vedere la distribuzione delle singole celle all interno dell area di core poi prova a selezionare la Amoeba View, per vedere come sono distribuite le celle dei due moduli U1 (datapath) e U2 (unità di controllo) in cui è suddiviso il modello del processore Andrea Neviani P.S.C.D. 22

23 Risultato del piazzamento Physical view: notare che non sono state piazzate celle sotto le piste verticali di alimentazione e massa Amoeba View Fit Physical View Andrea Neviani P.S.C.D. 23

24 SoC Encounter: generazione del clock tree (CTS) Per generare l albero di distribuzione del clock (CT) seleziona il menu: Clock Synthesize Clock Tree... Gen Spec... nella finestra di dialogo che si apre, seleziona tutte le celle nell elenco Cells List (usa Shift + click), poi schiaccia Add per aggiungerle a Selected Cells; con questa operazione hai definito i buffer e gli invertitori della libreria che possono essere usati per il CT Le altre informazioni (periodo del clock, massimo skew,...) vengono prese dal Timing Constraint File caricato all inizio (r2mdc.sdc) I files con i rapporti sulla generazione del CT vengono messi nella cartella indicata nel campo Results Directory nella finestra principale Durante la CTS viene eseguito anche un routing preliminare Per visualizzare il CT: Clock Display Display Clock Tree... seleziona i bottoni Display Clock Tree e All Level nella barra destra della finestra di SoC Encounter, deseleziona il primo bottone della voce Net, che elimina dal display la visualizzazione delle interconnessioni quello che rimane (oltre alle celle piazzate) è il tracciato del CT Andrea Neviani P.S.C.D. 24

25 Visualizzazione del Clock Tree bottoni per l attivazione e la disattivazione della visualizzazione delle interconnessioni Andrea Neviani P.S.C.D. 25

26 Completamento del piazzamento Nell area riservata al piazzamento delle celle si può notare che rimangono diverse aree vuote. E conveniente (talvolta necessario) riempire queste aree con celle particolari (filler cells celle di riempimento) che hanno uno scopo molteplice inserire capacità tra VDD e VSS per compensare i picchi di assorbimento di corrente inserire contatti di substrato e di nwell in modo da ridurre la resistenza parassita tra il bulk (substrato) dei transistor e le alimentazioni (VSS per gli nmosfet, VDD per i pmosfet) per inserire le filler cells: Place Physical Cell Add Filler... click Select nel primo campo (Cell Names), seleziona tutti i nomi che compaiono in Cell List, quindi clik su Add e Close click OK; nella finestra principale si vede che lo spazio per il piazzamento ora è completamente riempito Andrea Neviani P.S.C.D. 26

27 SoC Encounter: routing Per prima cosa, esegui un Trial Routing, il cui scopo è verificare, tramite l esecuzione di un routing globale e un routing dettagliato a basso costo computazionale, se ci sono problemi gravi di congestione delle interconnessioni e violazioni dei vincoli temporali: Route Trial Route... prototyping OK Per verificare eventuali violazioni dei vincoli temporali Timing Report Timing... Post-CTS OK Problemi di congestione non dovrebbero essercene (sono individuati da rombi come quelli nella figura seguente; i numeri indicano il rapporto tra numero di tracce necessarie per il routing e numero di tracce disponibili): Andrea Neviani P.S.C.D. 27

28 SoC Encounter: routing Prova a eseguire un routing accurato con NanoRoute di tipo Timing Driven, cioè, guidato dai vincoli sui tempi di propagazione: Route NanoRoute Route... Nella finestra di dialogo che compare, verifica che Global Route e Detail Route siano selezionati, quindi seleziona anche Timing Driven e sposta il relativo cursore da Congestion verso Timing, in modo da portare l Effort a un valore tra 8 e 10 (vedi diapositiva successiva, p.29) Per verificare la qualità del risultato, analizza la congestione del routing e le prestazioni timing: Route NanoRoute Analyze Congestion... Display Congestion (vedi p.30) come prima, rendi invisibili le interconnessioni per evidenziare le zone in cui c è congestione del routing Timing Report Timing... Post-Route viene creata una serie di rapporti in formato testuale nella cartella timingreports il file con l estensione.summary contiene un riassunto delle violazioni si vede che i vincoli timing imposti in fase di sintesi sono decisamente troppo stringenti (continua a p. 31) Andrea Neviani P.S.C.D. 28

29 Nano Route setup click Andrea Neviani P.S.C.D. 29

30 SoC Encounter: lettura della mappa di congestione Crea la mappa di congestione con: Route NanoRoute Analyze Congestion L analisi traccia delle righe orizzontali e/o verticali in corrispondenza delle zone critiche Usa un codice a colori che può essere personalizzato, in cui l intervallo numerico associato a ciascun colore indica la differenza tra la richiesta di tracce e il numero di tracce disponibili Numeri negativi o nulli indicano che le tracce disponibili sono sufficienti, numeri positivi indicano zone congestionate, che hanno causato deviazioni (quindi aumento della lunghezza) di interconnessioni Andrea Neviani P.S.C.D. 30

31 Conclusione dell esperienza La violazione peggiore (worst negative slack, WSN) è di poco più di 7 ns (il periodo di clock fissato in r2mdc.sdc è 10 ns) Ci sono più di 700 percorsi che violano le specifiche temporali la maggior parte è di tipo in2reg, cioè da un terminale di ingresso a un registro (probabilmente si risolvono riducendo un po' l'input delay, che è fissato a 2 ns) i reg2reg (da registro a registro) sono un centinaio Per risolvere il problema ci sono due strade: individuare i cammini critici, e vedere se si possono risolvere modificando il modello RTL del circuito e/o ottimizzando la sintesi logica; non è detto che ci si riesca, nel qual caso bisogna cambiare l'architettura del processore modificare le specifiche, rilassando i vincoli temporale (periodo di clock più lungo, input e output delay più brevi) Andrea Neviani P.S.C.D. 31