CAPITOLO 7. Memorie in scala nanometrica

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1 CAPITOLO 7 Memorie in scala nanometrica Appunti dalle lezioni del corso Ing. Caterina Ciminelli Anno Accademico

2 CAPITOLO 7 Memorie in scala nanometrica Principi di registrazione Trend generali di scaling per le generazioni future di memorie DRAM con materiali ad elevata permettività Funzionamento base di celle DRAM Limiti e prospettive per condensatori delle DRAM a Gb Proprietà dei dielettrici ad elevata permettività 232 Requisiti della DRAM 232 Dipendenza dal campo 233 Dipendenza dalla temperatura 233 Dipendenza dalla spessore 234 Dipendenza dalla frequenza Stato di implementazione dei nuovi materiali dielettrici RAM ferroelettriche 238 Stato dell arte 239 Progetto di un circuito FeRAM 242 Architettura della memoria 242 Proprietà dei film ferroelettrici sottili 242 i

3 Nuove RAM ferroelettriche Cenni di RAM magnetiche 245 Architettura di una MRAM Riferimenti bibliografici 248 ii

4 CAPITOLO 7 Memorie in scala nanometrica Attualmente i dispositivi di memorizzazione di informazione digitale sono comunemente raggruppati in dispositivi ad accesso random e dispositivi ad accesso sequenziale. Nei dispositivi ad acceso random le celle di memoria sono organizzate in matrice. Questa struttura facilita l accesso in tempi brevi che sono indipendenti dalla posizione dei dati. I dispositivi ad accesso random sono usati come memoria principale del computer per registrare istruzioni e dati per un accesso rapido dall unità di elaborazione. Nei dispositivi sequenziali, il tempo di accesso dipende dalla posizione fisica dei dati rispetto alla posizione delle unità di lettura/scrittura. Nei sistemi di computer, questi dispositivi sono usati come memoria secondaria permanente per archiviare informazione e per scopi di recupero di dati. I primi dispositivi RAM sono state memorie a nucleo magnetico. Le celle di memoria consistono di piccolissimi toroidi di ferrite percorsi da fili. I due stati di magnetizzazione nel toroide rappresentano gli stati binari 0 e 1. Per l operazione di scrittura, impulsi di corrente vengono fatti passare attraverso i fili di riga e colonna selezionati. Fig. 7.1 Schema di una memoria a nucleo magnetico 215

5 Solo al punto di incrocio, cioè in corrispondenza della cella indirizzata, la corrente è sufficientemente grande da commutare lo stato di magnetizzazione del toroide. Per l operazione di lettura, un 1 è scritto in un elemento indirizzato. Nel caso in cui uno 0 vi fosse precedentemente registrato, la variazione dello stato di magnetizzazione induce un impulso di corrente nella read line. Questa linea passa attraverso tutti i toroidi della matrice di memoria ed è connessa all ingresso di un amplificatore. La presenza o l assenza di impulso sulla linea è interpretato come 0 o 1, rispettivamente. Ovviamente l operazione di lettura distrugge il contenuto nella cella e richiede una successiva operazione di riscrittura. Le memorie a core magnetico sono reali memorie RAM e, in contrasto con le memorie di sola lettura, ROM, esse sono non volatili perché non perdono l informazione se la potenza applicata al sistema viene meno e si basano su una matrice passiva di memoria. In una matrice passiva (vedi figura 7.2a), le celle amplificate e commutate attivamente sono poste solo alla periferia della matrice di memorizzazione come driver di linea o amplificatori sensibili. Fig. 7.2 Configurazioni di memorie basate su matrici: (a) configurazione passiva, (b) configurazione attiva 216

6 In questa matrice, tutte le celle non indirizzate in una selezionata riga o colonna sono sottoposte ad una frazione del segnale. Questo richiede che la funzione fisica di registrazione mostri un valore di soglia molto ben definito per la commutazione tra i due stati binari ed una elevata qualità e riproducibilità dei segnali nelle linee di driver. In una matrice attiva (figura 7.2b), un commutatore attivo, tipicamente un transistore, è posto in ogni nodo il che rilassa il requisito sulla soglia perché le celle non indirizzate non sono soggette ad alcun segnale (disturbo). Questo vantaggio è ottenuto a spese di elementi addizionali poiché per ciascun elemento di registrazione è necessario un elemento di commutazione. Solitamente, le righe sono chiamate word line (WL) e le colonne bit line (BL) o data line. La capacità di registrazione delle memorie a matrice è determinata dal prodotto del numero delle colonne e delle righe. Poiché nei computer digitali gli indirizzi sono codificati in binario, i numeri delle righe e delle colonne sono potenze di 2, il che si traduce in una capacità della memoria di 2 m+n bit. In generale, l organizzazione a matrice della memoria è stata introdotta per ridurre il numero di linee e di driver in confronto ad una schiera lineare. La situazione ottimale corrisponde ad avere n = m. L organizzazione reale delle RAM può cambiare a causa dei diversi criteri di organizzazione di WL e BL. Mentre una memoria piccola (ad esempio 64 kb) è tipicamente organizzata come una matrice semplice, una memoria di grande capacità comprende diversi livelli gerarchici di sottoschiere e banchi di unità di matrice su un chip per aumentare la velocità di accesso. 7.1 Principi fisici di registrazione Per tutte le memorie basate su matrici, il principio di registrazione si basa sugli stati fisici che possono essere letti elettricamente indirizzando l elemento della matrice. Le memorie a matrice sono attualmente chip a semiconduttore e possono essere raggruppate in random access memory RAM di lettura scrittura e read only 217

7 memory, ROM, tipicamente usate solo per memorizzare istruzioni. Questo ultimo gruppo può essere ulteriormente diviso in ROM programmabili (PROM) solo una volta e ROM riprogrammabili. La programmazione del primo gruppo è spesso realizzata durante il processo di fabbricazione del chip per mezzo di un layout opportuno dell ultima maschera di metallizzazione (mask-based ROM) che è economicamente vantaggioso solo per grandi numeri o, nel caso di ROM riprogrammabili, la programmazione è effettuata dall utilizzatore in una prima fase durante la quale, per esempio, dei sottili ponti metallici ai nodi della matrice sono fusi o lasciati intatti per rappresentare l informazione binaria. Nel caso di ROM riprogrammabili, MOSFET con un gate addizionale i sono utilizzati come elementi di registrazione. Il gate floating è caricato a diverse tensioni durante la sequenza di programmazione per aprire o chiudere in canale del MOSFET in un modo non volatile. Prima di una nuova sequenza di programmazione, l informazione deve essere cancellata scaricando i gate floating di tutte le celle di memoria. Per PROM cancellabili (EPROM) ciò è realizzato mediante luce ultravioletta mentre le EEPROM (Electrically Erasable ROM) è realizzato con un opportuna tensione, tipicamente generata sul chip. Flash EPROM mostrano una architettura semplice, economica e dei tempi di riprogrammazione brevi. La riprogrammazione deve essere applicata all intero chip come per le EPROM, in contrasto con le EEPROM standard che possono essere riprogrammate a blocchi. In tutti i tipi di ROM riprogrammabili, la riscrittura è molto più time consuming della lettura. Quindi, esse si usano solo quando la riscrittura è espressamente richiesta. Le RAM sono classificate come volatili e non volatili. La RAM volatile comprende la RAM statica (SRAM) ed utilizza flip-flop come elementi di memoria mentre la RAM dinamica (DRAM) usa un sottile condensatore con due diversi livelli di registrazione della carica per rappresentare l informazione binaria. A causa della scarica invitabile dei condensatori, l informazione deve essere periodicamente rinnovata. Il tempo di questa operazione è una frazione di secondo. Poiché il condensatore della cella ed il singolo transistore di una cella DRAM richiedono un area più piccola sul chip di quella 218

8 richiesta dai 6 transistori necessari per la selezione della cella ed il flip flop di una SRAM, le DRAM sono usate come memoria principale nei computer. D altra parte, la SRAM ha un tempo di accesso più breve della DRAM e, quindi, è usata come memoria cache per registrare temporaneamente le istruzioni ed i dati più frequentemente utilizzati per un accesso più rapido dall unità di elaborazione del sistema. Le RAM non volatili si basano tipicamente su nuovi materiali e tecnologie non convenzionali. I seguenti principi fisici di registrazione dei dati sono stati suggeriti per i dispositivi di memoria basati su matrici di futura generazione: stati agganciati di porte logiche per SRAM; magnetizzazione di materiali ferromagnetici per memorie a core magnetico; condensatore con un dielettrico senza isteresi per la registrazione temporanea di carica in una DRAM; condensatore con un dielettrico con isteresi, cioè un ferroelettrico, per FeRAM non volatili; resistenza elettrica di un ponte metallico (fusibile) sul chip nelle PROM; carica di un floating gate addizionale di un FET che fornisce un isteresi alla resistenza di canale nelle EEPROM e nelle memorie flash; cariche di polarizzazione di ossidi di gate ferroelettrici nei FeFET; carica confinata in nanodot in cui il confinamento porta ad una discretizzazione dei livelli energetici per effetti quantistici o dovuta agli effetti di bloccaggio; resistenza elettrica di una giunzione tunnel magnetoelettronica in cui la probabilità di tunneling dipende dalla direzione di magnetizzazione nelle RAM magnetoresitive (MRAM); resistenza elettrica di un materiale a variazione di fase che può essere commutato termicamente da una fase cristallina ad una fase amorfa per nuove RAM non volatili; 219

9 resistenza elettrica di un nanotubo di carbonio commutabile per mezzo di potenziali elettrostatici esterni; resistenza elettrica di molecole organiche che dipende da uno stato predefinito di polarizzazione. Le categorie di memorie basate su matrici sono riassunte in figura 7.3. Fig. 7.3 Categorie di memorie basate su matrici 7.2 Trend generali di scaling per le generazioni future di memorie Lo scaling futuro dei chip di memoria basati su matrici è determinato da condizioni economiche, tecnologiche e da limiti fisici. Lo sviluppo storico delle memorie nei decenni passati e la International Roadmap for Semiconductors (ITRS) forniscono delle linee guida per l evoluzione futura. Prima di tutto è necessario introdurre alcune definizioni per descrivere lo scaling della geometria mostrato in figura 7.4 in funzione della dimensione minima, F. 220

10 Fig. 7.4 Trend del chip e della geometria della cella La dimensione del chip, A DS, è l area totale del chip di memoria che è cresciuto nel passato ma che ci si aspetta possa crescere solo leggermente durante le generazioni di memoria immediatamente future per ragioni di tipo economico. Grandi DRAM e processori nel 2002 hanno avuto dimensioni del die di circa 250 mm 2. La frazione dell area della matrice di registrazione sul chip è data da X matrix. Per la generazione di DRAM da 256 Mb, l area di registrazione della matrice è circa il 55% dell area totale del die, cioè X matrix = Durante le generazioni future, questo valore può aumentare a L area di una singola cella di registrazione in ciascun nodo della matrice è indicata con A CA, che è data dal quadrato della dimensione caratteristica, F 2, moltiplicata per il fattore di area, X CA, che descrive come molti F 2 sono necessari che realizzare la cella: A CA = X CA F 2 Per esempio, in una memoria DRAM a 256 Mb un fattore di area della cella X CA = 8 è richiesto per realizzare una cella. In accordo con la ITRS, ci si aspetta che sarà possibile ridurre il fattore X CA a 4 a lungo termine. Da queste considerazioni si può calcolare la capacità totale di registrazione di un chip, cioè la capacità RAM (bit/chip) data da: 221

11 XMatrixADS Capacità RAM = 2 XCAF La figura 7.4 indica che una dimensione caratteristica nell intervallo 5 8 nm è necessaria per produrre una memoria con capacità di 1 Terabit in 1 cm 2. Questo è vero per tutti i tipi di memorie basate su matrici che seguono le estrapolazioni per X matrix e X CA riportate nel diagramma. La densità di registrazione in bit/cm 2 mostra il progresso nella tecnologia molto più chiaramente della capacità RAM totale. XMatrix Densità RAM = X 2 CA F Infatti, nel lungo termine la ITRS predice una riduzione delle dimensioni del chip per ragioni economiche che ritarderà l introduzione delle generazioni RAM su un singolo chip mentre la densità funzionale è fortemente scalata. In questo primo quadro, anche le tecniche di integrazione 3D possono diventare rilevanti per accelerare l introduzione di diverse tipologie RAM nello stesso contenitore. In aggiunta agli aspetti geometrici, ci sono trend generali per le specifiche elettriche che sono indipendenti dal tipo di memoria. Il margine dell amplificatore sensibile V S,min ci si aspetta diminuisca leggermente. Questo è vero anche per la capacità di linea C BL dovuta alla linea più corta che collega lo stesso numero di celle. Il prodotto rivela la carica minima Q S che è necessario registrare in una cella: Q S = V S,min C BL Per ridurre Q S in modo significativo, la BL può essere divisa in due sotto bit line per ridurre C BL. Questo può essere utile poiché il principale problema per le future RAM a carica consiste nell area necessaria per il condensatore di registrazione che è proporzionale a Q S. 222

12 Fig. 7.5 Trend delle specifiche elettriche Inoltre, la tensione operativa V DD continuerà a diminuire (vedi figura 7.5). In accordo con la roadmap ITRS, V DD scalerà nell intervallo tra F 1 e F 1/2, in relazione all ottimizzazione per la potenza minima o per la massima velocità. Insieme a Q S, questo fornisce lo scaling della capacità del condensatore C S della cella per la DRAM C S Q = V mentre per le FeRAM si può applicare una relazione differente. S DD 7.3 DRAM con materiali ad elevata permettività La memorizzazione efficace e a basso costo in celle di memoria a semiconduttore è una delle ragioni principali del successo della tecnologia basata su silicio negli ultimi tre decenni. Inoltre, la memoria più rappresentativa, la DRAM, brevettata nel 1967 ed introdotta sul mercato dalla Intel Corporation nel 1972 è stata la forza trainante dell integrazione su larga scala esponenzialmente crescente nei chip di memoria ed ha promosso simili progressi nei chip logici. Oltre ai necessari miglioramenti in litografia e nella tecnologia di dry-etching la semplicità della cella DRAM 1T-1C, un transistore come switch ed un condensatore come elemento di carica, così come il semplice 223

13 dielettrico a base di silicio usato nel condensatore, ossido di silicio e nitruro di silicio, hanno garantito il grandissimo e durevole successo delle DRAM. La storia del successo delle DRAm è riportata in figura 7.6. Fig. 7.6 Crescita esponenziale del numero delle celle di memoria per chip Per più di tre decenni si è osservata una crescita esponenziale del numero dei celle di memoria per chip decritto dalla legge di Moore. Questa evoluzione è partita con pochi kb per chip. La produzione di massa di chip a 256 Mb è cominciata nel Nel mezzo c è stato un aumento di un fattore 4, che corrisponde ad una nuova generazione di chip, ogni 3 o 4 anni. Le ragioni di questo successo sono molteplici: oltre alla struttura semplice della cella DRAM in figura 7.6 sono mostrate altre due ragioni. Una è la riduzione esponenziale della dimensione minima, F, strutturata dalla litografia e dal dry etching, ha consentito un continui miglioramenti in queste tecnologie. Per esempio, per la generazione di 256 mb, F è 250 nm o 180 nm. Esiste un altra ragione strettamente legata: la riduzione esponenziale dei prezzi per chip di memoria, modulati da diverse variazioni a breve termine dovute ad una riduzione della produzione in vista di un alta richiesta (prezzi elevati) o una superproduzione con prezzi bassi. I prezzi quasi costanti delle nuove generazioni di DRAM con una capacità quattro volte più alta sono dovuti al fortissimo miglioramento della produttività: oltre alla menzionata riduzione di F, che diminuisce l area occupata da una cella DRAM, l aumento della dimensione del wafer da un diametro di 10 mm (4 ) nel 1990 ad un 224

14 diametro di 30 mm (12 ) nella nuova linea di produzione dal 2002 ha contribuito a questo fatto economicamente importante. Finora, la densità di carica necessariamente aumentata del condensatore a seguito della riduzione dell area della cella nelle nuove generazioni di DRAM, è stata ottenuta diminuendo lo spessore del film dielettrico ed aumentando l area del condensatore usando la terza dimensione (solchi 3D o condensatori a pila ). Questa configurazione 3D è stata usata dalla generazione a 4Mb. Poiché la tecnologia entra nella generazione di DRAM a Gb, queste soluzioni stanno raggiungendo il loro limite: lo spessore del film dielettrico (< 4nm) a causa di inaccettabili perdite dovute a correnti di leakage per effetto tunnel e la configurazione 3D a causa della complessità e, quindi, affidabilità, resa e costi inaccettabili. Perciò, per la prima volta dall introduzione della DRAM, sono stati considerati materiali con permettività più elevata rispetto a quella dei composti di ossido di silicio o nitruro di silicio per le generazioni di DRAM a più alta densità. Le singole compagnie pianificano di introdurre nuovi materiali ad elevata permettività in sequenza nelle generazioni future di DRAM. Questi piani seguono grosso modo la roadmap pubblicata dalla Semiconductor Industry Association, sebbene siano già visibili variazioni tra i diversi costruttori. Per esempio, la Samsung ha introdotto Ta 2 O 5 (ε r = 22 su silicio policristallino) nella sua generazione a 256 Mb ed ha realizzato un chip dimostrativo a 1Gb. Si potrebbe pensare in futuro all uso di materiale a permettività levatissima come ossidi complessi con struttura perovskite Funzionamento base di celle DRAM Una cella DRAM 1T-1C ha una struttura abbastanza semplice (vedi figura 7.7). Il transistore di accesso, T r, agisce come uno switch ed è indirizzato dalla word line, WL, che controlla il gate. Il condensatore, C S, rappresenta l elemento di registrazione della carica per l informazione ed è collegato alla bit line, BL, attraverso il transistore. Quando lo switch è chiuso l informazione, rappresentata dai livelli di tensione +V DD /2 o 225

15 V DD /2, è portata sul condensatore C S attraverso BL. La corrispondente carica su C S rappresenta l informazione binaria, 1 o 0. Dopo questo impulso di scrittura (ad esempio per la generazione a 256 Mb questo impulso è inferiore a 10 ns a V DD /2 = 1.25V) il condensatore è sconnesso aprendo il transistore. Fig. 7.7 Schema di una cella di memoria DRAM Lo stato di memoria è letto chiudendo lo switch e sentendo la carica sul condensatore attraverso la bit line, che è solitamente precaricata a V DD /2. La carica della cella è ridistribuita tra la capacità della cella, C S, e la capacità della bit line, C BL, portando ad una variazione della tensione nella bit line. Questa tensione è rilevata dall amplificatore sensibile sulla bit line ed amplificato per l uso successivo dell informazione. L impulso di lettura distrugge lo stato di carica del condensatore e deve essere seguiti da un impulso di riscrittura per mantenere l informazione registrata. La linea plate, PL, è tenuta a V DD /2 per ridurre lo stress di tensione elettrica sul dielettrico del condensatore, che è caricato a ± V DD /2 invece di essere scaricato a 0V e caricato a V DD. La DRAM è volatile, cioè l informazione, la carica registrata nel condensatore, è persa dopo che l alimentazione in tensione viene meno. Inoltre, la carica registrata diminuisce con il tempo a causa delle correnti di leakage sia attraverso il condensatore che il transistore. Per garantire una certa carica e, quindi, una corrispondente variazione minima di tensione nella BL rilevabile dall amplificatore sensibile durante 226

16 l operazione di lettura, la carica di ciascun condensatore di memoria deve essere rinnovata periodicamente. Per la generazione a 256 Mb, il tempo di refresh è circa 64 ms. In generale, selezionando una WL tutti i transistori in questa riga sono attivi in modo che tutte le celle della riga (1024 o 2048, dipendente dall organizzazione) possano essere lette contemporaneamente. Come su menzionato, queste celle sono poi rinnovate dalla necessaria operazione di riscrittura. Uno speciale contatore controlla il refresh delle righe che non sono selezionate dal programma di lavoro durante un dato periodo di refresh. Il valore della capacità della cella, C S, varia solo lentamente con la generazione DRAM a causa di alcuni trend per la carica della cella, Q S, e la tensione operativa, V DD. Per il chip a 256 Mb, C S è circa 25 pf. Le dimensioni geometriche possono essere approssimate molto bene usando l equazione del condensatore a piatti piani: A C =εε = εε A S S S 0 r 0 r,sio t 2 phys t eq εr,sio con t 2 eq = tphys εr e ε r,sio2 = 3.9. A S è l area totale del condensatore (definito dall area della superficie dell elettrodo inferiore), t phys è lo spessore fisico del dielettrico e ε r è la permettività dielettrica relativa del materiale utilizzato mentre ε 0 è quella del vuoto. L equazione precedente definisce anche lo spessore equivalente del dielettrico, t eq, rispetto alla permettività relativa dell ossido di silicio, ε r,sio2 = 3.9, poiché questo dielettrico è stato usato all inizio della storia della DRAM. Con densità di integrazione maggiori, esso è stato sostituito da un misto di strati di ossido di silicio e nitruro con costante dielettrica effettiva più alta, chiamato ON. A partire dalla generazione a 4 Mb, la capacità di area richiesta, A S, è stata troppo grande per l area della cella, A CA, e la capacità della cella non potrebbe essere raggiunta con una geometria planare. Di conseguenza, si è dovuto ricorrere all uso della terza dimensione nella forma di solchi (figura 7.8) e di pilastro nella geometria a pila (figura 7.9). 227

17 7.3.2 Limiti e prospettive per condensatori delle DRAM a Gb Entrando nell era dei Gb, il condensatore della cella DRAM nella configurazione convenzionale sta raggiungendo i suoi limiti: i) lo spessore dello strato composto di ossido/nitruro di silicio (ON) non consente ulteriori riduzioni al di sotto di 5 nm a causa di inaccettabili correnti di leakage (elevate per effetti di tunneling), che riducono la carica immagazzinata sul condensatore a valori troppo bassi ii) la geometria 3D è già molto complicata e, quindi, piuttosto costosa a causa dei numerosi passi di processo. Alcuni esempi di strutture 3D avanzate sono mostrate in figura 7.8 (condensatori a solchi) e in figura 7.9 (condensatore a pila). Entrambi sono stati prodotti con la tecnologia 250 nm, cioè con una dimensione minima, F, di 250 nm che è stata usata quando questa generazione è stata introdotta sul mercato. L area della cella DRAM era approssimativamente 12F 2 = 0.75 µm 2 e lo spessore equivalente, t eq = 5 nm, che corrisponde ad uno strato fisicamente più spesso usando dielettrici ON. (a) (b) Fig.a 7.8 Esempi di un condensatore 3D a solco profondo con dielettrico ossido/nitruro (ε r = 7): (a) schema; (b) immagine SEM di un chip di memoria a 64 Mb prodotto da Toshiba/Infineon 228

18 Fig. 7.9 Esempio di condensatore 3D a pila con dielettrico ossido/nitruro (ε r = 7) e schema condensatore su bit line : (a) schema; (b) immagine SEM di strutture con rugosità superficiale dell elettrodo inferiore per aumentare l area effettiva (Mitsubishi 64 Mb); (c) immagine SEM di strutture discoidali di SiO 2 (Mitsubishi 256 Mb) Per le generazioni future DRAM a Gb, in tabella 7.1 sono riportate alcune importanti caratteristiche e alcuni materiali a più alta permettività quali Ta 2 O 5 (ε r = 22) o (Ba,Sr)TiO 3 (BST) (ε r = 200). La caratteristica più rilevante dei condensatori a solco mostrata in figura 7.8b è la loro profondità, maggiore di 7 µm con una larghezza di 250 nm nella parte superiore che si traduce in un aspect ratio pari a 30. Quindi, si può fornire un area necessaria del condensatore, A S = 5.1 µm 2 corrispondente ad una capacità di circa 35 ff. L area del condensatore a solco è solo 2F 2 = µm e cioè copre il 16% di A CA. La ragione di questa piccola frazione può essere compresa considerando la rappresentazione schematica del solco in figura 7.8a: l area della cella deve essere condivisa con il transistore e la connessione di fili locale per cui il condensatore è posto in posizione laterale. Per generazioni a densità maggiore la riduzione delle dimensioni laterali può essere compensata rendendo più sottile il dielettrico ON (un fattore di almeno 2) o aumentando l area del solco. Questo ultimo si può ottenere con solchi perfino più profondi con larghezza ridotta, portando ad aspect ratio circa pari a 50. Questa situazione può essere leggermente rilassata con una geometria del solco a bottiglia, cioè con una sezione trasversale allargata come una bottiglia da una speciale tecnica di etching che ha inizio ad una profondità non occupata dalla struttura del transistore. 229

19 Ciononostante, i materiali ad alta permettività potranno essere introdotti come dielettrici nei solchi in una previsione a lungo termine. La deposizione di ossidi a permettività elevata come BST sulle pareti del solco sarà estremamente interessante poiché i problemi sono confrontabili con quelli dell introduzione degli ossidi di gate ad elevato k nei MOSFET. Lo svantaggio principale del solco, la piccola frazione dell area della cella disponibile ad essere assegnata al condensatore, è eliminato da una diversa architettura della cella, la cella a pila in cui il condensatore è posto al di sopra del transistore (vedi figura 7.10a). Soprattutto se i collegamenti locali sono al di sotto della struttura del condensatore, allora lo strato di dielettrico come lo strato dell elettrodo superiore dei condensatori può essere fatto da film continui che coprono l area completa della cella. L area del condensatore è definita dall elettrodo inferiore che può occupare una porzione molto più larga (circa del 50%) dell area della cella, come si può vedere dalla figura 7.10b, in cui è mostrata l area proiettata di un elettrodo inferiore a disco di forma ovale. Fig Aree proiettate dei condensatori in una cella DRAM a 256 Mb in tecnologia 250 nm con un area della cella di 12 F 2 : (a) solco (2F 2 ); (b) disco a pila (6F 2 ); (c) a pilastro (6F 2 ) Questa complicata struttura tridimensionale è necessaria per fornire l area di 3.6 µm 2 per la capacità di 25 ff, usando ancora uno spessore di dielettrico equivalente di 5 nm. Per il chip a 256 Mb della Mitsubishi mostrato in figura 7.9c ciascun segmento dell anello aveva un area totale di circa 1 µm 2 ed un altezza di 100 nm (anelli di 50 nm di altezza e 50 nm di distanza l uno dall altro) in modo da ottenere la capacità della cella con quattro segmenti con un altezza totale di 0.4 µm. 230

20 La complessità del condensatore 3D a pila può essere ridotta usando materiali ad elevata permettività, ad esempio Ta 2 O 5 con ε r = 22. Usare lo stesso t eq non sembra essere una buona scelta poiché esso lascia invariato il parametro più problematico, la grande area del condensatore. Invece usando ad esempio una semplice struttura a pilastro (come mostrato in figura 7.9b) con un area ridotta della superficie (A S = 1.38 µm 2 ) come elettrodo inferiore con un area proiettata di 2F x 3F (vedi figura 7.10c) ed un altezza di 0.4 µm (come sopra) si ha uno spessore equivalente ridotto t eq = 1.8 nm, che corrisponde ad uno spessore fisico di 20 nm di Ta 2 O 5. Usando materiali ad elevata permettività come BST (ε r = 200) il condensatore della cella DRAM a 256 Mb potrebbe essere realizzato in una struttura planare, ad esempio con un area A S = 6F 2 = 0.38 µm 2 ed uno spessore fisico di 26 nm che corrisponde a t eq = 0.5 nm. Per generazioni DRAM Gb ad elevata densità lo spessore del dielettrico BST può essere ridotto e la geometria dell elettrodo inferiore deve diventare nuovamente tridimensionale per fornire la necessaria capacità. Questo confronto dimostra le possibilità dell uso dei materiali ad elevata costante dielettrica per generazioni DRAM Gb, se il valore elevato di ε r può essere conservato in condizioni operative e se questi materiali possono essere integrati con successo nella tecnologia CMOS. Questo confronto mostra anche che lo spessore equivalente non è sufficiente a descrivere una generazione DRAM poiché esso dipende non solo dalla costante dielettrica e dallo spessore fisico del materiale scelto, ma anche dalla geometria del condensatore. Materiale Permettività Area capacità t phys t eq Area proiettata relativa A S (µm 2 ) (nm) (nm) dell elettrodo (µm 2 ) Solco ON (C S = 35 ff) Stack ON (C S = 25 ff) Stack Ta 2 O 5 (C S = 25 ff) Stack BST (C S = 25 ff) Tab 7.1 Caratteristiche per un condensatore di una cella DRAM a 256 Mb in tecnologia 250 nm con un area della cella A CA = 12 F 2 = 0.75 µm 2 231

21 7.3.3 Proprietà dei dielettrici ad elevata permettività Ci sono numerosi materiali a permettività più elevata dei film ON ma solo pochi di essi sono seri candidati per l uso in celle DRAM su scala ultra large come dielettrici dei condensatori. Requisiti della DRAM Di seguito sono elencati i requisiti più rilevanti per un sottile film dielettrico con una permettività elevata da integrare in un condensatore di una cella 1T-1C in un chip CMOS di una generazione Gb avanzata: elevata permettività (ε r 200) per garantire più semplici geometrie dell elettrodo. Una carica di circa 25 fc a tensioni 1V deve essere caricata nel condensatore della cella. Questo corrisponde ad una capacità della cella C S 25 ff. il materiale deve essere depositato in modo omogeneo come un film sottile con uno spessore 30 nm su aree larghe (wafer da 12 ). La temperatura dovrebbe essere la più bassa possibile. Per questo motivo la tecnica più sfruttata per la deposizione è la MOCVD. quando i tempi di lettura e scrittura si avvicinano a 1 ns, il comportamento dielettrico non dovrebbe mostrare una significativa dispersione fino a frequenze di pochi GHz. sono desiderabili tempi di refresh dell ordine di 1 s. Nel tempo di refresh, la perdita di carica dovuta al rilassamento della polarizzazione ed alle correnti di leakage deve essere più piccola del 10%. la stabilità a lungo termine delle proprietà (10 anni di vita) è indispensabile. tutti i processi per lo stesso materiale dielettrico così come per gli elettrodi e la necessaria barriera di diffusione e gli strati di adesione devono essere compatibili con la tecnologia CMOS. 232

22 Questi requisiti sono brevemente discussi facendo riferimento ad uno dei candidati più promettenti, il BST, che è un ossido misto del tipo ABO 3 con una struttura di cristallo perovskite ma che non mostra un isteresi feroelettrica. Le proprietà di BST dipendono dalla concentrazione relativa dei componenti, specialmente dal rapporto di Ba e Sr e dalle condizioni di deposizione e ricristalizzazione. Dipendenza dal campo I materiali ad alta permettività come il BST sono dielettrici non lineari, cioè la polarizzazione indotta ha una dipendenza non lineare dal campo applicato E = tensione applicata/spessore del film (figura 7.11a). (a) (b) Fig Dipendenza dal campo di: (a) polarizzazione e (b) permettività relativa ε r per un film di BST spesso 61 nm posto fra elettrodi di platino e misurato a 300 K Dipendenza dalla temperatura La dipendenza della permettività dalla temperatura per un film sottile di BST ottenuto per MOCVD è riportata in figura

23 (a) (b) Fig (a) Dipendenza dal campo della permettività relativa ε r a diverse temperature; (b) dipendenza dalla temperatura di ε r -1 per un film di BST spesso 53 nm posto fra elettrodi di platino La permettività relativa in funzione del campo nominale applicato è riportata in figura 7.12a. Il campo è corretto dal valore di campo in corrispondenza del quale si ha la massima permettività. Il massimo della permettività relativa diminuisce dal valore 290 a 192K al valore 190 a 473K. Questa dipendenza dalla temperatura è mostrata anche in figura 7.12b, in cui è riportato il grafico dei valori inversi del massimo (ε r (E~0)) -1 in funzione della temperatura misurata. Dipendenza dallo spessore In figura 7.13 è riportato l andamento di (C/A), capacità per unità di area, in funzione dello spessore t, a temperatura è 300K. La capacità aumenta riducendo lo spessore mentre la permettività relativa, ε r, si riduce fortemente con lo spessore. 234

24 (a) (b) Fig (a) Dipendenza dal campo della capacità per unità di area, C/A, per diversi valori dello spessore; (b) dipendenza dal campo della permettività relativa ε r per diversi valori dello spessore di un film di BST posto fra elettrodi di platino e misurato a 300K Dipendenza dalla frequenza Per la generazione di DRAM a 256 Mb il tempo di scrittura per la carica del condensatore è dell ordine di 10 ns. Perciò, è importante che la permettività non vari anche a frequenze superiori al GHz. La figura 7.14b riporta i valori delle costanti dielettriche relative per un campo nullo, per diversi film sottili di BST e STO e per frequenze fino ai THz. (a) (b) Fig (a) Capacità per unità di area, C/A, di un film di BST posto fra elettrodi di platino a cui è applicata una tensione a frequenza 100 khz e 1 GHz, misurata a 300K; (b) dipendenza della permettività relativa ε r dalla frequenza 235

25 I dati sono normalizzati ai valori misurati negli stessi film a bassa frequenza. Generalmente, per film di qualità elevata la dispersione è trascurabile. I valori più bassi alle alte frequenze per alcuni insiemi di dati sono dovuti ai limiti dei set-up di misura. Nella figura 7.14a è riportata la capacità per unità di area di un film di BST cresciuto per MOCVD, spesso 30 nm, posto fra due elettrodi di platino, in funzione della tensione applicata misurata a temperatura ambiente, per le frequenze 100 khz e 1 GHz, rispettivamente. Il risultato è lo stesso; la differenza del valore di capacità e, quindi, di permettività è abbastanza piccolo, circa il 5% al picco. Perciò, la dipendenza in frequenza non sembra essere un limite per l uso di film BST in condensatori DRAM Gb anche se il tempo di scrittura si avvicina a 1 ns Stato di implementazione dei nuovi materiali dielettrici Nel 2002 i produttori di DRAM hanno sostituito la produzione della generazione a 64 Mb con la generazione 256 Mb, generalmente prodotta con dielettrico ON. Si dovrebbe notare che una differenza fondamentale tra i prodotti consiste nel disegno della cella rispetto al condensatore. Toshiba e Infinenon hanno utilizzato una tecnologia a scavo profondo mentre Samsung e Micron fanno uso di strutture 3D a pilastro su Si-CMOS. Inoltre Samsung è stato il primo produttore a fare uso di Ta 2 O 5 con permettività pari a 22 in una struttura a pilastro su silicio policristallino HSG nella sua generazione a 256 Mb. La tendenza per le prossime generazioni di memoria prevede l introduzione di materiali a permettività molto elevata, come il BST anche se non c è accordo circa i tempi in cui questo avverrà. Per le prossime generazioni a Gb si prevede ancora l utilizzo di tecnologia ON; per esempio, i chip a 1 Gb sviluppati da Infineon/IBM utilizzano una geometria a scavo con elevati valori dell aspect ratio e dielettrici ON. Comunque, tutti i produttori hanno in corso intensi programmi di ricerca su materiali quali Ta 2 O 5, Al 2 O 3 e HfO

26 Lo studio in corso da oltre 10 anni su Ta 2 O 5 ha portato prima di tutto all introduzione di condensatori con geometria MIS, con Ta 2 O 5 depositato direttamente su Si, successivamente seguita dall utilizzo di condensatori MIM con elettrodi di TiN o Ru oppure una combinazione di entrambi. Fujitsu e Toshiba hanno proposto una geometria innovativa indicata come line supported cylinder. Questo tipo di struttura richiede la deposizione di uno strato di TiN sacrificale in una buca cilindrica realizzata in SiO 2. Successivamente si deposita l elettrodo di Ru su TiN, seguito dallo etching sia di TiN che di SiO 2. Questo consente di ottenere dei cilindri di Ru con un aspect ratio notevolmente elevato e che sono meccanicamente stabili durante i processi successivi. Il dielettrico Ta 2 O 5 è poi depositato sia all interno che all esterno del cilindro, aumentando l area effettiva. L altro dielettrico che negli scorsi anni ha ricevuto particolare attenzione è stato lo Al 2 O 3 che ha una permettività più bassa dello Ta 2 O 5 (tra 9 e 10) ma più basse correnti di leakage e più elevata affidabilità. La Samsung ha presentato una DRAM a 1Gb con Al 2 O 3 depositato su silicio HSG con elettrodi di TiN. Non si hanno indicazioni circa la scalabilità a successive generazioni ma le buone caratteristiche di deposizione rendono l ossido di alluminio un interessante candidato per la realizzazione di geometrie ad elevato aspect ratio. Recentemente, i produttori di DRAM hanno iniziato lo sviluppo di dielettrici laminati Al 2 O 3 /HfO 2, per ottenere il massimo vantaggio da ciascuno dei due diversi materiali dielettrici. Un esempio di dispositivo con questa struttura è quello proposto da Samsung. Le difficoltà tecnologiche che si possono incontrare considerando il BST ha portato i produttori a considerare anche materiali come lo SrTiO 3. Questo materiale può essere trattato a temperature notevolmente più basse rispetto a BST, riducendo anche i problemi di controllo della stechiometria. Per esempio, è stata proposta una cella con struttura MIM di Ru/SrTiO 3 /Ru con densità di capacità estremamente elevata. 237

27 Si deve anche ricordare che la geometria dell elettrodo o della struttura a pilastro su cui deve essere depositato il dielettrico è di estrema importanza. Sono stati già citati i cilindri Ru/Ta 2 O 5 ad elevato aspect ratio. Un notevole sforzo è richiesto per realizzare questi cilindri e, quindi, la più elevata permettività del BST è un vantaggio. In sintesi, per le generazioni future di DRAM a Gb, si utilizzeranno materiali ad elevata permettività. Inizialmente, sarà utilizzato Ta 2 O 5 in configurazioni MIS, seguite da configurazioni MIM con BST o SrTiO 3 su semplici pilastri e Al 2 O 3 depositato in scavi profondi. 7.4 RAM ferroelettriche Un recente tipo di dispositivo di memoria è la RAM ferroelettrica (FeRAM) che include un film ferroelettrico come condensatore per conservare i dati. Il film ferroelettrico ha una caratteristica con isteresi e, quindi, una polarizzazione residua che può essere annullata applicando un campo elettrico opposto (vedi capitolo 5). Usando la tecnologia dei film sottili sono stati realizzati condensatori con spessori inferiori al micron in modo che le tensioni operative siano ridotte al di sotto delle tensioni di alimentazione dei chip standard. La FeRAM utilizza la caratteristica polarizzazione-campo elettrico, P-E, con isteresi per mantenere i dati in una configurazione non volatile e consente una riscrittura dei dati veloce e frequente. Quindi, la FeRAM ha le caratteristiche vantaggiose sia della RAM che della ROM. Tensioni impulsive sono usate per scrivere e leggere l informazione digitale. Se il campo elettrico dell impulso applicato è nella stessa direzione della polarizzazione residua non si verifica commutazione (vedi figura 7.15). 238

28 Fig Isteresi di un materiale ferroelettrico La variazione P NS è dovuta alla risposta ferroelettrica del materiale. Se la polarizzazione iniziale è in direzione opposta rispetto a quella del campo elettrico applicato, la polarizzazione si inverte dando luogo ad una variazione P S. Gli stati differenti della polarizzazione residua + P r e P r possono provocare un diverso comportamento transitorio della corrente, come mostrato in figura Fig Risposta in corrente degli stati di commutazione e non commutazione della polarizzazione di un materiale ferroelettrico Integrando la corrente è possibile determinare le cariche in configurazione commutata, Q S, e in configurazione non commutata, Q NS. La differenza della carica Q = A P (A area del condensatore) consente di distinguere i due stati logici. Stato dell arte Un prodotto recente basato sull uso di una FeRAM non volatile è la smart card a RF. Queste card non solo registrano le informazioni ordinarie di una carta di credito ma processano anche dati per mezzo di un microprocessore. 239

29 La dimensione attuale della FeRAM standard per questa applicazione è compresa tra 1 e 4 kb. Le smart card hanno trovato applicazione nei trasposti pubblici, nelle operazioni bancarie elettroniche, nel commercio vendite, nella produzione intelligente e in logistica. La figura 7.17 mostra lo schema di una smart card con una memoria di tipo FeRAM. Fig Diagramma a blocchi del principio di funzionamento di una smart card Un lettore stabilisce una connessione RF che ha due scopi: fornire energia elettrica alla carta, poiché essa non ha batterie, e realizzare uno scambio di dati attraverso la modulazione del segnale RF. Il segnale RF è raddrizzato e la sua energia è immagazzinata in un condensatore. Il modulo di controllo della tensione fornisce la potenza dc agli altri moduli della carta, ad esempio il modulatore ed il demodulatore per i segnali RF, il microcontrollore, la logica di controllo e la memoria non volatile. In tabella 7.2 è riportato un confronto tra diverse memorie emebedded. 240

30 Tab. 7.2 Confronto fra diversi tipi di memorie Le SRAM hanno dimensioni relativamente grandi delle celle che è un concetto poco sfruttabile per applicazioni ad elevata densità. Le DRAM hanno necessità di cicli di refresh che si traducono in un ulteriore consumo di energia. Le FeRAM hanno tempi rapidi di scrittura (ns) e di lettura (sotto i 20 ns) come anche basse tensioni di scrittura ( V) che sono simili a quelle delle memorie convenzionali. Perciò appare evidente che le FeRAM abbiano un elevata potenzialità di applicazione in sistemi portabili così come di essere usate come memorie convenzionali. Inoltre sono anche economicamente vantaggiose (celle più piccole rispetto alla SRAM). Comunque, le prestazioni e l affidabilità delle FeRAM dovrebbero essere confrontati con quelli di altri tipi di memorie non volatili quali quelle a FeFET e magnetiche. Parametri chiave sono un numero di 10 5 cicli di lettura scrittura e la conservazione dei dati per un tempo superiore a 10 anni. Il mercato è trainato dal progresso sulle memorie standard a semiconduttore come le DRAM, attualmente con l introduzione della DRAM a 1 Gb. Lo sviluppo delle memorie ferroelettriche ad elevata densità è ancora 3-4 generazioni indietro rispetto alle DRAM. Attualmente i dispositivi FeRAM stanno cercando di competere con le SRAM e EEPROM a bassa potenza; sono in produzione FeRAM a 4 Mb in tecnologia 0.3 µm con 241

31 un tempo di accesso di 15 ns che sono state introdotte dalla Texas Instruments, dall Agilent e da Ramtron. Progetto di un circuito FeRAM Sono state proposte quattro configurazioni di cella FeRAM che differiscono per numero di transistori e di condensatori: la cella 2T-2C, la cella 1T-2C, la cella 1T-1C e la cella 1T. Quest ultima è rappresentata dalla cella costituita dal solo transistore FeFET, descritto nel capitolo 5. La cella 2T-2C ha due condensatori ferroelettrici di cui uno agisce come riferimento per l altro. Questa configurazione consente di avere un funzionamento stabile ma la sua dimensione è sostanzialmente doppia rispetto a quella di una cella 1T- 1C, quindi lo sviluppo attuale è concentrato sulle celle 1T-1C. La cella di memoria ferroelettrica 1T-1C è abbastanza simile alla cella 1T-1C DRAM descritta nel paragrafo Entrambe le celle sono indirizzate da word line e bit line. La sola differenza tra le due celle è rappresentata dalla plate line che in una cella ferroelettrica deve essere commutata in accordo con uno degli schemi di scrittura o lettura. Architettura delle memoria Due architetture principali di memorie ferroelettriche sono disponibili simili alle cella DRAM: folded bitline e open bitline. La prima è quella più adottata per le FeRAM. Nel caso folded bitline, queste si trovano sullo stesso lato dell amplificatore, mentre nel caso open, si trovano da parti opposte rispetto ad esso. Proprietà dei film ferroelettrici sottili I materiali ferroelettrici più promettenti per applicazioni FeRAM sono il zirconato-tantalato Pb(Zr x,ti 1-x )O 3, PZT, ed il tantalato di bismuto e stronzio., SrBi 2 Ta 2 O 9, SBT. Insieme alle proprietà ferroelettriche è richiesto anche che i 242

32 materiali siano compatibili con la tecnologia CMOS del silicio e che i condensatori ferroelettrici abbiano una lunga vita media (più di cicli di lettura/scrittura). Per applicazioni future ad elevata densità e considerando i requisiti di affidabilità, la polarizzazione residua dovrebbe essere la più alta possibile. Riguardo ai condensatori ferroelettrici planari, si assume che l area da essi occupata sia pari ad un terzo dell area totale della cella e che la polarizzazione non cambi in relazione alla dimensione. Quando si riduce la dimensione della cella di memoria, se la variazione di carica commutata Q = A P scende al di sotto di un valore di soglia di circa 30 fc, si verifica un guasto di lettura. Per soddisfare la domanda di dispositivi di memoria a bassa potenza si richiede una bassa tensione coercitiva. A tal proposito si ricorda che il materiale SBT ha un campo coercitivo più basso rispetto al PZT e che la riduzione dello spessore del film produce un aumento del campo coercitivo. Il processo di commutazione della polarizzazione nei film sottili ferroelettrici deve essere completo allo scopo di ottenere un informazione digitale non ambigua. Ciò richiede un campo esterno sufficientemente elevato ed un impulso di durata maggiore del tempo di commutazione Il tempo di commutazione dipende da diversi fattori legati ai domini strutturali interni; il limite inferiore è dato dal tempo t 0 = d/c dove d è lo spessore del film e c è la velocità del suono nel materiale ed circa pari a 4000m/sec. Per un condensatore di spessore 200 nm t 0 è pari a circa 50 ps. Nel PZT sono stati trovati sperimentalmente tempi di commutazione dell ordine di 100 ps. Nuove RAM ferroelettriche Nuovi materiali ferroelettrici dovranno essere utilizzati nei condensatori a film sottile per realizzare memorie non volatili. Uno dei candidati più promettenti è rappresentato dalle catene polimeriche che presentano un momento di dipolo. I dati vengono immagazzinati variando la polarizzazione del polimero che si trova fra gli elettrodi metallici. Questa categoria di memorie si chiama RAM ferroelettriche 243

33 polimeriche (PFeRAM).Intel ha proposto un dispositivo, schematicamente riportato in figura 7.18, che usa due strati metallici di elettrodi perpendicolari l uno all altro. Fig Schema di memoria polimerica L intersezione delle linee metalliche rappresenta una cella di memoria. L architettura matriciale permette di scrivere, leggere e cancellare dati sotto l influenza della tensione applicata A causa dell assenza di transistori nelle celle di memoria, la PFE RAM presenta un particolare vantaggio nelle applicazioni ad elevata densità, che supera anche quelle delle attuali memorie flash, NAND e NOR e quelle delle FeRAM. Tuttavia il comportamento passivo di questi nuovi dispositivi richiede elevate proprietà ferroelettriche al polimero tra cui, ad esempio, un alta stabilità del ciclo di isteresi. Il costo per bit di questi nuovi dispositivi, in relazione all elevata capacità dei chip, è molto basso. Inoltre, un ulteriore vantaggio è legato alla compatibilità con processi CMOS standard. 7.5 Cenni di RAM magnetiche (MRAM) La proprietà di isteresi del materiale ferromagnetico consente di conservare indefinitamente uno stato di magnetizzazione, realizzando un elemento di memoria non volatile. Come già detto nell introduzione i primi dispositivi RAM sono state memorie a 244

34 nucleo magnetico le cui celle di memoria consistevano di piccolissimi toroidi di ferrite percorsi da fili. Con l avvento dei circuiti integrati, le memorie magnetiche sono state sostituite da dispositivi a semiconduttore come le SRAM e le DRAM. Nel 1998 la IBM ha realizzato un prototipo di chip di memoria integrato basato sui principi delle memorie a nucleo di ferrite e sulle giunzioni tra materiali, riprendendo un studio teorico inizialmente sviluppato agli inizi degli anni 70. Questi chip di memoria si basano sull utilizzo di giunzioni tunnel magnetiche che consistono di due strati ferromagnetici separati da uno sottile strato di materiale isolante. La corrente di tunneling attraverso la sottile barriera di isolante dipende dalla disposizione dei momenti magnetici degli atomi contenuti nei due strati di materiale ferromagnetico ed è massima quando i momenti sono allineati tra loro dando vita all effetto di tunneling magnetico. In questo caso il tunneling degli elettroni è regolato dai momenti magnetici dei due materiali. Fig Struttura della giunzione magnetica Queste giunzioni si stanno dimostrando molto interessanti per la realizzazione di memorie dinamiche non volatili sostituendo la tipica capacità alla base della tradizionale cella DRAM. La giunzione a tunneling magnetico la resistenza complessiva 245

35 dipende dalla disposizioni dei momenti magnetici dei due strati ed è minima quando i momenti sono paralleli e massima quando sono antiparalleli. I materiali ferromagnetici hanno memoria perché il loro stato di magnetizzazione dipende dalla storia passata e non solo dalle condizioni al contorno. Lavorando in certe condizioni è quindi possibile memorizzare nei due stati ferromagnetici livelli di magnetizzazione appropriati. Fig Variazione della resistenza in funzione dello stato di magnetizzazione Il risultato sull effetto tunnel è una variazione di resistenza complessiva in funzione del livello di magnetizzazione memorizzato. Questa differenza di resistenza può essere rilevata da un circuito di sensing. Architettura di una MRAM Per leggere il contenuto della cella si deve determinare l orientamento dei momenti magnetici della giunzione. Per fare ciò di fa passare una piccola corrente elettrica attraverso la giunzione: quando i momenti sono antiparalleli la resistenza aumenta. Anche se esiste un materiale isolante interposto, questo è così sottile da far emergere l effetto tunnel e, quindi, il passaggio di corrente. 246

36 Fig Schema della MRAM e procedura di lettura e scrittura Per scrivere un valore nella cella è necessario alterare il momento magnetico dei due strati, questo avviene tramite due fili ortogonali che individuano univocamente la cella nella matrice. Il campo generato dalla corrente che passa nei due fili è tale da invertire permanentemente il momento magnetico della giunzione. L intera struttura è chiamata cross-point architecture. Le MRAM hanno dimostrato di avere notevoli vantaggi. Per alcuni prototipi si sono registrate velocità 6 volte superiori delle DRAM ordinarie e si pensa che possano raggiungere in tempi brevi le velocità delle SRAM. Inoltre gli stessi prototipi hanno una densità notevolmente più alta delle SRAM e si può pensare che sarà possibile raggiungere una densità di impacchettamento analoga se non superiore a quella delle DRAM. In figura 7.22 sono mostrate alcune possibili realizzazioni geometriche. Fig Possibili realizzazioni geometriche di memorie MRAM 247