Architettura degli elaboratori - CPU multiciclo - Part 1 A.A. 2017/18

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1 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate Architettura degli elaboratori Marco Tarini Dipartimento di Scienze Teoriche e Applicate marco.tarini@uninsubria.it Esempio di CPU monociclo Quadro complessivo Instruction[31:0] Instruction [26:31] [0:5] [21:25] [16:20] [11:15] [0:15] Op Fun Rs Rt Rd Imm16 Op Fun Control Unit n_sel RegWr RegDst ExtOp Src ctr Wr ToReg 7 Rs Rt Rd Imm Path Equal Marco Tarini 1

2 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Il datapath: quadro complessivo Clk 1 30 Out Instrucntion Adr CIn SUM * 32 RegDst Mux RegWr Rs busw 32 Clk 30 instruction imm16 Rd Rw Rt Ra Rb 32x32 Registers 16 Extender busa 32 busb alla CU Mux ctr Wr 7 = 32 Clk WrEn Adr In Out ToReg 32 Mux n_sel ExtOp Src Cosa non va in un processore con CPI=1? Arithmetic & Logical Inst Reg mux mux setup Load Inst Reg mux Critical Path Store Inst Reg mux Branch Inst Reg cmp mux mux setup Il tempo di ciclo è lungo Tutte le istruzioni impiegano lo stesso tempo della più lenta La memoria reale non si comporta come quella ipotizzata Non riesce a completare letture o scritture in un solo ciclo ragionevolmente breve Architettura degli elaboratori Marco Tarini 2

3 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Riduzione del tempo di ciclo Si spezza la rete combinatoria in due parti (con registri in mezzo) Il lavoro che si faceva in un ciclo lento viene fatto in due cicli, più veloci storage element Combinational Logic storage element Combinational Logic (A) storage element Combinational Logic (B) storage element storage element Architettura degli elaboratori CPU multicic Esempio di CPU monociclo Quadro complessivo Instruction[31:0] Instruction [26:31] [0:5] [21:25] [16:20] [11:15] [0:15] Op Fun Rs Rt Rd Imm16 Op Fun Control Unit n_sel RegWr RegDst ExtOp Src ctr Wr ToReg 7 Rs Rt Rd Imm Path Equal Marco Tarini 3

4 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Partizionamento del path Control Unit Next n_sel ExtOp Src ctr Instruction Fetch Rd Wr RegDst RegWr Wr Operand Fetch Exec Access Reg. Result Store Qui memorizziamo i dati intermedi (in appositi registri) Architettura degli elaboratori path Multiciclo Instruction Fetch Operand Fetch Result Store n_sel ExtOp Src ctr Rd Wr Next RegDst RegWr Reg A B Ext R Access M Reg. exec access ToReg Equal Architettura degli elaboratori Marco Tarini 4

5 Architettura degli elaboratori - - Part 1 A.A. 2017/18 : vantaggio ulteriore Nella CPU a 1 ciclo, abbiamo dovuto replicare delle parti del datapath: memoria: per LW, in uno stesso ciclo devo sia leggere una istruzione sia leggere un dato dalla RAM: Soluzioni (poco realistiche): o separazione di RAM istruzioni dalla RAM dati :-( o memoria a doppio bus di uscita (caro!) :-( : per BEQ, in uno stesso ciclo devo sia computare la condizione (zero), sia eseguire una somma calcolare il valore del nuovo soluzione: un addizionatore ulteriore fuori dalla solo per il computo del :-( Nella, le stessa memoria e la stessa possono assolvere funzioni diverse in passi diversi! :-) Architettura degli elaboratori Esempio: istruzione R-type (add, sub,...) Istruz. ADDU Trasferimento logico tra Registri R[rd] R[rs] + R[rt]; + 4 Istruz. (fetch) Trasferimento fisico tra Registri MEM[] A R[rs]; B R[rt] ADDU S A + B R[rd] S; + 4 Next Reg A B Exec S Access M Reg. Equal Architettura degli elaboratori Marco Tarini 5

6 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Esempio: istruzione I-type (qui: un operazione logica con valore immediato) Istruz. ORi Trasferimento logico tra Registri R[rt] R[rs] OR zx(im16); + 4 Istruz. (fetch) Trasferimento fisico tra Registri MEM[] A R[rs]; B R[rt] ORi S A or ZeroExt(Im16) R[rt] S; + 4 Next Reg A B Exec S Access M Reg. Equal Architettura degli elaboratori Esempio: istruzione I-type Istruz. LW Trasferimento logico tra Registri R[rt] MEM[R[rs] + sx(im16)] Istruz. (fetch) LW Trasferimento fisico tra Registri MEM[] A R[rs]; B R[rt] S A+SignExt(Im16) M [S] R[rt] M; + 4 Next Reg A B Exec S Access M Reg. Equal Architettura degli elaboratori Marco Tarini 6

7 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Esempio: istruzione Store Istruz. SW Trasferimento logico tra Registri MEM[ R[rs] + sx(im16) ] R[rt]; Istruz. Trasferimento fisico tra Registri MEM[] A R[rs]; B R[rt] SW S A+SignExt(Im16) [S] B; + 4 Next Reg A B Exec S Access M Reg. Equal Architettura degli elaboratori Esempio: Instruzione Branch Istruz. BEQ Trasferimento logico tra Registri if R[rs] == R[rt] then +4+ sx(im16) 00 else +4 Istruz. Trasfer. fisico tra Registri MEM[] BEQ Eq + sx(im16) 00 BEQ /Eq + 4 Next Equal Reg A B Exec S Access M Reg. Si ipotizza che il banco dei registri sia capace di valutare l uguaglianza di Rs e Rt Architettura degli elaboratori Marco Tarini 7

8 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Università degli Studi dell Insubria Dipartimento di Scienze Teoriche e Applicate a bus interno Un altro modo di progettare una CPU Ricorda: la CPU si connette alla memoria centrale attraverso un Bus (esterno) BUS CPU Architettura degli elaboratori Marco Tarini 8

9 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Realistica (possibile gerarchia) path a singolo bus (interno) BUS Addr MAR MDR 4 V select ImmExt R 0 CPU ordini... Control Unit Op R 1 R 31 Z Temp Architettura degli elaboratori CPU a Singolo Bus: note 1/2 Idea: usare un Bus interno alla CPU per connettere tutti i suoi componenti i Registri utente R0 R31 altri Registri di uso interno ( e incluso) la la Control Unit Ciascuno dei passi in cui è scomposta ogni istruzione dell Instruction Set viene formulato come una sequenza di trasferimenti di valore fra i registri (utente, o di uso interno) (compreso quello che avviene attraverso la ) dei three-state-buffers connettono registri da/al BUS interno, controllano quale registro viene riversato sul / lett dal bus sono pilotati da appositi ordini provenienti dalla CU (qui: in blu) L interazione con la memoria centrale avviene attraverso degli appositi registri (dato e address: MDR MAR), cablati sul BUS esterno Architettura degli elaboratori Marco Tarini 9

10 Architettura degli elaboratori - - Part 1 A.A. 2017/18 CPU a Singolo Bus: note 2/2 Esempio: per il registo interno : ordine _out : se = 1, si riversa il contenuto di sul bus ordine _in : se = 1, il viene impresso col contenuto del bus nota: alcuni registri sono cablati solo in lettura o solo in scrittura sul bus (vedi direzione delle freccie nello schema= Ad ogni ciclo, solo UN registro può essere immesso sul BUS interno perché abbiamo un unico bus interno () per il registro scelto, R_out vale 1 per tutti gli altri registri, l ordine R_out vale 0 Il valore del registro scelto verrà trasferito su tutti i reg in cui R_in = 1 Nota: tutti i registri sono sincronizzati in scrittura con il clock. Architettura degli elaboratori Controllo del bus interno in out Immediate value Imm out da MAR MAR in MDR MDR in in alla CU MDR out Z in dalla Z V alla Z out V in Ri in Ri out R i Architettura degli elaboratori Marco Tarini 10

11 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Uso del bus CPU-RAM CPU 2 Control Unit RD WR addr MAR MAR in BUS MDR MDR in MDR out data Uso del bus CPU-RAM 2 2 CPU Control Unit RD WR addr MAR MAR in BUS MDR MDR in MDR out data Marco Tarini 11

12 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Bus che connette la CPU alla RAM: note Consiste di 3 fasci di connessioni: Address (qui 32 bits se 32 è lunghezza della parola) Connette l apposito registro MAR alla porta ADDR del banco di memoria (32 bits se 32 è lunghezza della parola) Connette il campo della memoria a MDR, e viceversa. Percorso in un verso o l altro (o nessuno dei due) a seconda di appositi tri-state buffers controllati dal banco di memoria (detti Output Enable e Chip Select, come sappiamo) Controllo (qui 2 bits) i segnali read e write dalla CU, si immettono negli input RD e WR della memoria inoltre, vedremo dopo, il segnale MFC verso la CU (un terzo bit) E questa la composizione di tutti i tipici bus Architettura degli elaboratori con bus interno Ogni registro ha (sottointeso, non disegnato nello schema) la sincronizzazione col clock (al fronte di discesa, ogni registro può memorizzare il contenuto del bus interno) il comando di caricamento (L, per Load) pilotato dallo stesso ordine di ingresso es: per il registro, _in controlla sia il three state buffer che L _in L 32 _out clock Architettura degli elaboratori possibile variante: _in controlla solo L ma _out deve controlalre un Three State buffer! Marco Tarini 12

13 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Registri utente Addr MAR MDR ImmExt CPU ordini... Control Unit BUS select 4 MUX V R 0 Controllo A B R Z R 1 R 31 Temp Architettura degli elaboratori Registri utente: note Sono gli unici visibili al programmatore. Cioè quelli che compaiono nelle istruzioni dell Instruction Set. attraverso le istruzioni, il programmatore ne controlla il contenuto. (o, più spesso, il compilatore, quando il programmatore scrive codice ad alto livello) Sono quei 32 registri R0 R31 previsti dal MIPS Nel nostro schema precedente, erano contenuti nel Register In questo schema, è più comodo gestirli come 32 registri separati Dall esterno vengono spesso chiamati semplicemente «i registri» (nei contesti in cui CPU la usiamo, piuttosto che chiederci come sia fatta) Gli altri registri dello schema sono di uso interno alla CPU: servono all esecuzione delle istruzioni I registri utente non devono essere sporcati nell esecuzione. Architettura degli elaboratori Marco Tarini 13

14 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Registri di uso interno BUS Addr select 4 Controllo MAR MDR MUX A B R Z V Imm16ext R 0 R 1 R 31 Temp CPU ordini... Control Unit Architettura degli elaboratori Registri di uso interno (non utente): note Hanno ruoli specifici: (Program Counter): contiene l indirizzo della prossima istruzione (Instruction Register): contiene l istruzione corrente MAR ( Address Register): contiene l indirizzo di memoria centrale a cui compiere l accesso (in lettura o scrittura) MDR ( Register): contiene la parola letta dalla memoria o da scrivere in memoria V e Z: il (potenziale) primo parametro della, e il suo risultato Temp: registro temporaneo generico (quali? Vedi lo schema) Alcuni solo scritti dal BUS, altri sia scritti che letti (e sono cablati di conseguenza sui Bus, interni ed esterni) Architettura degli elaboratori Marco Tarini 14

15 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Unità di controllo BUS Addr select 4 Controllo MAR MDR MUX A B R Z V Imm16ext R 0 R 1 R 31 Temp CPU ordini... Control Unit Architettura degli elaboratori Unità di controllo clock Step No 3 Op code Logica di controllo (combinatorio) WMFC read alla memoria write Architettura degli elaboratori op al datapath alla 3 next step Marco Tarini 15

16 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Logica (combinatoria!) dell unità di controllo Prende in input: Istruzione corrente In particolare, OpCode Numero del passo corrente Ogni istruz = tanti passi (per ora ) Produce in output ordini/segnali: Read / Write per la memoria RAM indirzzati alla RAM (passeranno attraverso il BUS esterno) La Op della Quale op deve calcolare la I mutex del datapath Bit di controllo del BUS interno Tutti i valori dei three state buffer Determinano quale registro viene copiato in quale/i registro/i Quale sia il prossimo passo Architettura degli elaboratori to mem Addr MAR MDR in out MARin MARout MDRin MDRout esiti ImmOut ordini... Control Unit select4 4 MUX A B R V Vin esiti in R0in R0out R31in R31out R 0 R 31 crt Z Zin Zout TEMPin TEMPout TEMP Architettura degli elaboratori Marco Tarini 16

17 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Semantica delle istruzioni espressa con «RTL» (Register Transfer Logic) Istruzione Effetto su registri e memoria Effetto su addu R[rd] R[rs] + R[rt] + 4 subu R[rd] R[rs] R[rt] + 4 ori lw sw beq R[rt] R[rs] OR zero_ext(imm16) R[rt] MEM[R[rs] + sign_ext(imm16)] MEM[R[rs] + sign_ext(imm16)] R[rt] if(r[rs]==r[rt]) then sign_ext(imm16) 00 else + 4 Esecuzione dell instruction fetch L instruction fetch e la prima parte del ciclo fetch-and-execute Ad livello più alto, consiste in due sotto-operazioni: MEM[ ]; // caricamento dell istruzione in + 4 ; // passaggio all istruzione successiva Come implementare questo con la nostra achietettura? METODO: guardare lo schema scegliere una sequenza di trasferimenti (rispettando i vincoli: le connessione cablate, il bus può trasportare una sola parola alla volta, etc) riportare, per ogni passo dell esecuzione, quali ordini devono essere emanati dalla Control UNIT Architettura degli elaboratori Marco Tarini 17

18 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Esecuzione dell instruction fetch Passo (ciclo di clock) Vogliamo ottenere: MEM[ ]; + 4 ; Esempio di implementazione: Comandi Passo Succ. Effetti: 0 out, MARin, 1 MAR ; 1 Read 2 MDR MEM[MAR]; 2 MDRout, in 3 MDR; 3 out, select 4, add, Zin 4 Z +4; 4 Zout, in 5 Z; dal passo 5 in poi, eseguiremo l istruzione caricata in Architettura degli elaboratori Esecuzione dell instruction fetch Nell implementazione vista sopra, utilizziamo 5 passi (5 cicli di clock) per eseguire un instruction fetch Possiamo fare meglio? Sì! alcuni passi possono essere eseguiti in parallelo Il passo 0 e il passo 3 per esempio: solo il 3 ha bisogno della entrambi riversano il contenuto del registro sul bus Il passo 0 e il passo 1 Nello stesso passo in cui riemipamo MAR, possiamo chiedere alla memoria di leggere a quella locazione (il risultato arriverà in MDR) Una versione ottimizzata quindi usa quindi solo 3 passi Architettura degli elaboratori Marco Tarini 18

19 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Esecuzione dell instruction fetch (ottimizzata) Passo (ciclo di clock) Vogliamo ottenere: MEM[ ]; + 4 ; Impementazione ottimizzata: Comandi 0 out, MARin, select 4, add, Zin, read Passo Succ. Effetti: 1 MAR ; Z +4; 1 Zout, in, 2 Z; MDR MEM[MAR]; 2 MDRout, in 3 MDR; Dal passo 3 in poi, eseguiremo l istruzione (ora nell ) Architettura degli elaboratori Come implementare l attesa variabile della memoria L accesso in memoria centrale può richiedere un numero variabile di cicli, durante i quali la CU deve rimanere in attesa / in pausa Il numero esatto dipende da quale caso si verifica -- per es : cache hit in L1: nessun ciclo di attesa cache miss in L1, cache hit in L2: 3 cicli di attesa cache miss in L1, cache miss in L2: 10 cicli di attesa Nel nostro caso, alla fine del passo 1 potrebbe essere necessario aspettare che la memoria ottemeperi alla richesta la CPU deve attendere! idea: congeliamo il contatore di passi cioè gli impediamo, temporaneamente, di assumere il valore del prossimo passo...fino a che la memoria non ha completato la richiesta Come implementare questo comportamento? Architettura degli elaboratori Marco Tarini 19

20 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Come implementare l attesa variabile della memoria Passo (ciclo di clock) Comandi 0 out, MARin, select 4, add, Zin 1 Zout, in, read Passo Succ. Effetti: 1 MAR ; Z +4; 2 Z; MDR MEM[MAR]; ATTESA DI UN CERTO NUMERO DI CICLI DI CLOCK (quanti ce ne vogliono perché la memoria finisca) 2 MDRout, in 3 MDR; Architettura degli elaboratori Come implementare l attesa variabile della memoria Come implementare questo comportamento? Nella memoria: viene implementato un segnale «ho finito» chiamato MFC: Function Complete viene settato ad 1 (dalla memoria) quando l op richiesta è conclusa raggiungerà la Control Unit attraverso il bus esterno MFC fa parte dei segnali di controllo di cui è composto quel bus Nella CU, introduciamo il bit di «GO»: (implementazione: un RS-latch!) 1: aggiorna il passo con il prossimo valore (quando il clock scatta) 0: (freeze) non aggiornarlo tutto rimane fermo allo stato attuale Quando la CU si appresta a utilizzare la memoria, un manda WMFC WMFC: Wait for MFC resetta il bit di «GO» la CU si mette in pausa (asinconamente!) Il MFC lanciato dalla memoria setta il bit di «GO» nuovamente a 1! (asinconamente!) Qualsiasi numero di cicli di clock può essere passato nel frattempo Architettura degli elaboratori Marco Tarini 20

21 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Unità di controllo (updated) dalla memoria MFC S Q go R bit clock L Step No 3 Op code Logica di controllo (combinatorio) WMFC read alla memoria write Architettura degli elaboratori op al datapath alla 3 next step Logica (combinatoria!) dell unità di controllo Prende in input: Istruzione corrente In particolare, OpCode Numero del passo corrente Ogni istruz = tanti passi Se 1: resetta il bit Go, mettendo in pausa la CU fino a quando la RAM non la risveglia mandando MFC «Function Completed» Produce in output ordini/segnali : Read / Write per la memoria RAM indirzzati alla RAM (passeranno attraverso il BUS esterno) La Op della Quale op deve calcolare la I mutex del datapath Bit di controllo del BUS interno Tutti i valori dei three state buffer Determinano quale registro viene copiato in quale/i registro/i Quale sia il prossimo passo Il comando WMFC «Wait (for) MFC» Architettura degli elaboratori Marco Tarini 21

22 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Temporizzazione: lettura da memoria 1 ciclo 2 ciclo 3 ciclo 4 ciclo 5 ciclo Clock MAR in Indir. read R/W MDR ine dato MFC attesa della lettua! MDR out Architettura degli elaboratori Come implementare l attesa variabile della memoria Nuova versione dell instruction fetch: Passo (ciclo di clock) Comandi 0 out, MARin, read, select 4, add, Zin 1 Zout, in WMFC Passo Succ. Effetti: 1 MAR ; Z +4; 2 Z; MDR MEM[ MAR ]; 2 MDRout, in 3 MDR; Dal passo 3 in poi, eseguo l execute dell istruzione nell Architettura degli elaboratori Marco Tarini 22

23 Architettura degli elaboratori - - Part 1 A.A. 2017/18 RD Simulazione passo 0 out, MARin, read, select 4, add, Zin BUS Addr Read Select 4 4 MAR MDR MUX V ordini... Control Unit R 1 Legge la parola all indirizzo 1000, dove c è l istruzione add R3 R2 R1 ADD 1004 A B R Architettura degli elaboratori Z R 2 R 3 Simulazione passo 1 (inizio) Zout, in Addr MAR 1004 ordini... Control Unit MDR BUS select 4 MUX V R 1 Controllo 1004 A R B R 2 R 3 Z Architettura degli elaboratori Marco Tarini 23

24 Architettura degli elaboratori - - Part 1 A.A. 2017/18 Istruzione add R3 R2 R1 Simulazione passo 1 (conclusione) Zout, in, Vin Addr MAR MDR ordini... Control Unit BUS select 4 MUX V R 1 Controllo A R B R 2 Inviato quando la lettura è completata MFC Architettura degli elaboratori Z R 3 Simulazione passo 2 MDRout, in ordini... Addr MAR MDR Control Unit BUS Istruzione4 add R3 R2 R1 select MUX V Istruzione add R3 R2 R1 R 1 Controllo A R B R 2 R 3 Z Architettura degli elaboratori Marco Tarini 24