Full Custom Layout & Design Verification Tools Virtuoso & Diva
Virtuoso Layout Editor Il tool Virtuoso serve a disegnare il layout di una cella appartenente a una libreria Cadence (cellview layout) Per creare una nuova cellview di tipo layout bisogna aprire la seguente form a) Dalla CIW : File -> New -> Cellview b) Dal Library Manager : File -> New -> Cellview
Per aprire una cellview esistente, invece, a) Dalla CIW : File -> Open b) Dal Library Manager a) b)
La cellview layout La finestra in cui è possibile disegnare il layout della cella ha la seguente struttura. Viewport = parte del layout visualizzata nella design area Accanto a questa finestra, ne compare un altra, chiamata Layer Selection Window, che serve a gestire i vari layers su cui è necessario disegnare.
Lo status banner I comandi possono essere dati in diversi modi a) Dal Menu banner (click left e menu a tendina)
b) Dal Icon menu (click left) c) Dal Pop-up menu (click middle nella design area) d) Mediante tasti chiave (Bindkeys) : Es. premendo il tasto f si lancia il comando Fit All. I comandi possono avere una form associata: se il nome del comando è seguito da tre punti, essa viene automaticamente visualizzata In ogni caso, se un comando ha una form associata, per farla comparire basta premere il tasto F3 Esempio: form associata al comando move
Personalizzazione dell ambiente (cenni) Viene realizzata mediante files nascosti (es..cdsinit) presenti nella directory di lavoro e, di solito, forniti con il Design Kit Una volta entrati nell ambiente di lavoro, si possono usare, tra l altro, i seguenti comandi: a) Dalla CIW : Options -> User Preferences
b) Dalla cellview : Design -> Option -> Display Design -> Option -> Editor
La Layer and Selection Window (LSW) Sono presenti tutti i layers su cui è possibile disegnare i patterns, con le varie purposes Si possono editare i layers rispetto alla loro definizione nel technology file Il layer corrente, su cui si deve disegnare, si sceglie con un click left Un layer viene reso invisibile (e non selezionabile) con un click middle Un layer viene reso non selezionabile con un click right Con un click left su AV, NV, AS, NS si possono fare operazioni globali di visibilità e selezionabilità su tutti i layers Si possono rendere non selezionabili le istanze di altre celle inserite nel layout e/o i pin
Per cambiare la Viewport Per visualizzare particolari del layout: a) Window -> Zoom in -> click left ai due angoli opposti dell area da visualizzare b) Zoom in dal Icon menu c) Click right su un angolo dell area da visualizzare, tenere premuto e infine rilasciare il pulsante destro sull angolo opposto dell area stessa Per fare uno Zoom out: a) Window -> Zoom out by 2 b) Zoom out dal Icon menu c) Tenendo premuto lo Shift, ripetere le operazioni del punto c) precedente. L intera viewport attuale sarà contenuta all interno della finestra tracciata Si può anche, tra l altro... a) Tornare alla viewport precedente Window -> Viewport -> Previous b) Salvare una viewport e rivisualizzarla Window -> Viewport -> Save -> Restore c) Fare un panning usando i cursori di scroll
Esempio: il layout di un inverter Per prima cosa creiamo la cella, ad esempio con il Library manager, editando lo schematico e creando la cellview layout Editiamo la cellview layout, inserendo per prima cosa i due MOSFET. Facciamo comparire la form Create Instance. Create -> Instance (oppure usiamo Icon menu)
Facciamo un Browse nella libreria che contiene i dispositivi (nel nostro caso SCHEMA) e riempiamo la form con i dati richiesti. Eventualmente ruotiamo, capovolgiamo o specchiamo l istanza secondo le esigenze. L outline della cella prescelta compare nella cellview e la spostiamo con il cursore fino alla posizione desiderata. Con un click left piazziamo la cella stessa. Eventualmente possiamo anche piazzare più di una cella dello stesso tipo, oppure interrompere il comando Instance premendo il tasto Esc. Istanza dell NMOS
Sempre usando la form Create Instance (che resta attiva se non si blocca la ripetizione del relativo comando premendo il tasto Esc), ripetiamo le operazioni precedenti per inserire l istanza del PMOS. Istanza del PMOS Cominciamo ora a creare le interconnessioni fra le istanze dei MOS che abbiamo già disposto sul layout
Connettiamo le due gate disegnando un pattern in poly1. Scegliamo sulla LSW come layer corrente poly1 dg. Tracciamo un path che unisca le due gate, usando Create -> Path (oppure usiamo Icon menu) editando la corrispondente form e usando il mouse. Path in polisilicio
Connettiamo i drain dei MOS per ottenere l uscita del circuito.a tale scopo usiamo il comando Create -> Rectangle, (oppure Icon menu) dopo aver cambiato il layer corrente in metal1. Rettangolo in metal1
Connettiamo ora i source dei MOS rispettivamente alla Vdd e alla massa del circuito. Usiamo il comando Create -> Polygon per tracciare, su metallo1 un poligono che rappresenta la linea della Vdd, come in figura. Il CAD, mediante una linea tratteggiata, aiuta a visualizzare come il poligono si chiuderebbe se facessimo un doppio click left Poligono in metal1
Dopo aver reso inattivo il comando Create Polygon (Esc), selezioniamo il poligono di Vdd con un click left sul poligono stesso e poi usiamo il comando Edit -> Copy, con la relativa form, per creare una replica di tale poligono, capovolgerla e infine piazzarla in modo che sia adiacente al source del NMOS. Ciò realizza la linea di ground. Poligono in metal1 Impariamo a selezionare con il mouse istanze, oggetti singoli, più oggetti, aree del layout, bordi e spigoli di oggetti. Gli oggetti selezionati vengono evidenziati ed risulta molto semplice spostarli nella viewport nella posizione desiderata. Il tasto F4 modifica il modo di selezione (full o partial).
Selezionando come layer corrente nwell dg e prolunghiamo la well del PMOS in modo da connetterla a Vdd, piazzando sulla linea di Vdd uno o più contatti metallo-diffusione n, che possono essere prelevati da libreria. Prolungamento della n-well Contatto metal1- diffusione n Inseriamo un contatto di substrato (metal1-diffusione p) nelle vicinanze della linea di ground, usando un istanza prelevata dalla libreria. Contatto metal1- diffusione p Infine, salviamo la cella con il comando Design -> Save.
Verifica del layout: Diva Design Rule Check E necessario verificare la rispondenza del layout alle regole di progetto della foundry. Tali regole si trovano, codificate in linguaggio SKILL, nel technology file fornito con il design kit. Per effettuare una verifica delle regole di progetto, si lancia il comando Verify -> DRC, che fa comparire la relativa form
Gli switch controllano il modo di funzionare di Diva DRC. Essi sono spiegati nella documentazione annessa al design kit. Ad esempio, nel nostro caso, la foundry ci consiglia di usare, nel lancio del primo DRC, lo switchno_generated_layers, che consente di non considerare,durante la verifica, le regole di progetto relative ai layers che non devono essere disegnati direttamente dal progettista (es. F_IMP) Informazioni sul design flow e sull uso degli switch, nel nostro caso, si possono trovare consultando la documentazione fornita da AMS,partendo dal file html $AMS_DIR/www/index.html
Lanciato il DRC, gli errori vengono visualizzati nella CIW. Nella cellview, invece, la violazione di una regola è visualizzata con un marker che lampeggia. Marker lampeggiante
Correggiamo tutte le violazioni di regole di progetto aiutandoci con i comandi del menu Verify -> Marker e con il righello per la misura delle distanze (comando Misc -> Ruler). Righello Diva DRC verifica anche alcune importanti regole elettriche che devono essere rispettate (Electrical Rule Check): ad esempio segnala errori se il substrato o le well non vengono contattate, oppure, se una linea di poly non viene contattata, come nel nostro caso (floating POLY1).
Esercitazione: layout del folded cascode del preamplificatore di carica Seguiamo lo stesso flusso di progetto seguito nel caso dell inverter CMOS. Per i MOS sperimentiamo diverse possibilità offerte dalle cella di libreria (layout interdigitato, contatti di substrato già predisposti, etc.) Verifichiamo il rispetto delle regole di progetto di volta in volta, usando Diva DRC.
Preparazione del layout per la verifica LVS: inserzione dei pin Per le successive fasi di verifica del layout disegnato (es. LVS) è conveniente introdurre nel layout del circuito dei pin, utili tra l altro per la connessione della cella con altre in una struttura gerarchica. Il comando è Create -> Pin Ovviamente conviene inserire nel layout pin corrispondenti a quelli presenti nello schematico, in modo da poter effettuare convenientemente il confronto layout-schematico e la simulazione post-layout.
Ecco come si presenta il nostro inverter dopo l inserzione dei pin di vdd! e gnd! (nodi globali) e dei pin di ingresso e di uscita (in e out), tutti disegnati usando il layer metal1 pin vdd! pin in pin out pin gnd! Notiamo che la connessione del gate al contatto con metal1 rimuove l errore ERC visto prima (floating POLY1) I pin sono stati disegnati usando il layer con purpose pn
Estrazione del circuito dal layout Serve a generare una netlist che descrive il circuito effettivamente implementato dal layout disegnato. L obiettivo finale è quello di verificare che questa netlist sia corrispondente a quella del circuito contenuto nella cellview relativa allo schematico (Layout Vs Schematic) La netlist estratta dal layout può contenere anche i dispositivi parassiti inevitabilmente presenti nel layout. Si può quindi effettuare una simulazione di questa netlist per verificare che le prestazioni del circuito sono ancora all interno delle specifiche (post-layout simulation) Il comando da lanciare è Verify -> Extract. Compare la seguente form:
Anche in questo caso, come nel DRC, sono presenti degli switch che controllano cosa deve essere estratto e cosa no Ai fini del solo confronto layout-schematico, non occorre specificare nessuno degli switches a disposizione Il risultato dell estrazione è contenuto in una nuova cellview di tipo extracted: essa appare simile al layout
Diva Layout Versus Schematic Serve a verificare che il circuito implementato dal layout disegnato dal progettista sia effettivamente corrispondente al circuito contenuto nella cellview relativa allo schematico. Il comando per lanciare Diva LVS è Verify -> LVS, che fa comparire la seguente form: divalvs.rul TECH_CYE
Una volta lanciato il processo di LVS, possiamo seguirne l andamento in una finestra di monitoring (Monitor). Possiamo vedere i risultati del confronto (Output), avere informazioni sulle netlist dello schematico e del circuito estratto (Info), e così via. Per esempio, le finestre del Monitor e delle Info si presentano in questo modo:
Con il comando Verify -> Probe, per esempio lanciato dalla finestra dell extracted, facciamo comparire la seguente form: Se si apre anche lo schematico della cella, essa consente di cliccare sulle net o sui dispositivi dello schematico o dell extracted e di trovare gli elementi che corrispondono (matched) oppure che LVS non ha ritrovato in entrambe le cellviews. Con circuiti più complessi si può convenientemente ricorrere a comandi del tipo Create -> Label, per esempio per chiamare delle net e facilitare LVS, o sfruttare la possibilità di creare un design gerarchico per effettuare DRC, estrazione e LVS di tipo gerarchico o incrementale.
Esercitazione: verifica del layout del folded cascode Correzione degli eventuali errori di DRC e di ERC trovati nel layout. Estrazione del circuito dal layout senza capacità parassite. LVS e verifica del matching fra la netlist dello schematico e quella estratta. Uso del Probe ed eventuale correzione degli errori di LVS. Uso del Create -> Label per facilitare LVS.
Post-layout simulation Estraendo il circuito dal layout con lo switch capall, si crea l extracted che include le capacità parassite. Aprendo la form di LVS si costruisce un altra cellview, di tipo analog_extracted, con il comando Build Analog. Essa servirà per fare la simulazione post-layout Si può anche aprire lo schematico, e fare la backannotation sullo schematico degli elementi parassiti con il comando Tools -> Diva e poi Verify -> LVS. All interno della form LVS si usa il comando Backannotate per far comparire le label dei parassiti sullo schematico.
Per fare la simulazione post-layout è necessario per prima cosa creare uno schematico top-level con tutti i blocchi interessati, comprendente gli stimoli e i carichi esterni. inverter (symbol) ingresso In seguito si crea una nuova cellview della cella top-level, di tipo config. Si tratta dello stesso schematico top-level, ma configurabile. Si edita la cellview config con una form che appare lanciando il tool Hierarchy Editor : In pratica si può lanciare, dalla CIW, il comando: New -> Cellview Quindi, nella form che appare, si inseriscono la libreria e il nome della cella e si seleziona il tool Hierarchy Editor: Tool -> Hierarchy Editor carico capacitivo
Scegliendo di caricare il Template per spectres, compare la seguente form, che contiene tutte le celle comprese nello schematico top-level: Se si vuole simulare un blocco includendo gli elementi parassiti estratti dal layout, bisogna cliccare con il tasto destro del mouse sulla finestra View To Use in corrispondenza del blocco scelto e scegliere il comando Select -> analog_extracted, come nel caso mostrato.
In Analog Artist, quindi, basta scegliere come schematico da simulare proprio quello relativo alla cella config (basta lanciare Analog Artist dallo schematico config) Se si vuol simulare la cella schematico senza parassiti, allora basta inserire, nella precedente form di configurazione, la vista schematic in View To Use. A questo punto, la simulazione include o meno i componenti parassiti estratti dal layout a seconda della configurazione effettuata.
Esercitazione: simulazione post-layout del folded cascode Estrazione degli elementi parassiti. Creazione del simbolo del FC. Creazione della top-level cell e delle relative cellview schematic e config. Simulazione della cellview config con Analog Artist.
Lo stream-out Alla fine del design flow, il data base del progetto deve essere convertito in un file processabile dalla foundry. Tale procedura va sotto il nome di stream-out. Il comando da lanciare per convertire il database DFII in formato standard GDSII è, dalla CIW, File -> Export -> Stream che fa comparire la seguente form:
In particolare, è consigliabile, prima di fare lo stream-out del layout della top-cell, rendere piatto il layout, cioè eliminare la gerarchia delle celle. Ciò si può fare, dopo aver selezionato tutto il layout, con il comando Edit -> Other -> Flatten scegliendo di spianare anche le celle parametrizzate, in modo da avere un layout compatibile con successive versioni delle librerie e/o di Cadence. Per importare un layout descritto in formato GDSII in una libreria Cadence, si deve prima creare una nuova libreria, associata al giusto techfile, quindi si può usare il comando: File -> Import -> Stream specificando il nome del file di ingresso, la cella top della gerarchia e il nome della libreria appena creata.
Esercitazione: layout e verifica del preamplificatore di carica