Franco Meddi: ELETTRONICA DIGITALE (DIGITAL ELECTRONICS) A.A. 2017-2018 E-mail franco.meddi@roma1.infn.it Studio Edificio Marconi 3-zo piano (M324) Telefono 06 49914416 1
Elettronica Digitale (Digital Electronics) A.A. 2017-2018 Laurea Magistrale Lezioni: 1-mo semestre 28 settembre 2017 19 gennaio 2018 Aula 2 (NEF) Giovedi 14 16 Venerdì 14-16 Esami: Infostud + date concordabili 2
Elettronica Digitale 3
PROGRAMMA di ELETTRONICA DIGITALE [1 di 3]: [6 CFU] A.A. 2017-2018 - Reti logiche combinatorie (RLC) a piu uscite: Minimizzazione simultanea delle funzioni logiche d uscita con Mappe di Karnaugh e algoritmo di Quine Mc Cluskey Software: - ESPRESSO; - BOOLE-DEUSTO - Timing di Reti Logiche: organizzate a blocchi logici per Operazioni logiche ed aritmetiche (unità ALU); Addizione con propagazione e con previsione di riporto; Architetture di RLC con Registrazione e con PIPELINE. Software: - LOGIC WORKS; - Codici numerici: Bit di parità per segnalare errori; Circuito di codifica di Hamming per correggere errori: caso di singolo errore singolo; 4
[2 di 3]: - Reti logiche sequenziali (RLS) : Sintesi di macchine a stati finiti (FSM) secondo le architetture di Moore e di Mealy; Diagrammi di stato. - Tecnologie e limiti: Considerazioni generali e di principio su miniaturizzazione; Probe Station e camere pulite per la validazione dei wafer, Boundary Scan (JTAG) per il test e la configurazione di circuiti integrati con elevato livello di integrazione; - Affidabilita : Cenni; Profilo della probabilità di guasto a vasca da bagno ; Un esempio di aumento dell affidabilita per un banco di memoria mediante codifica di Hamming; 5
[3 di 3]: - CPLD ed FPGA: Progettazione mediante Software della ditta ALTERA (MAX+PLUS II) utilizzando schematico; Cenni di VHDL. 6
ELETTRONICA DIGITALE - Bibliografia [1 di 2]: - F. Meddi, Fotocopie lucidi del corso di Cibernetica Applicata Dip. Fisica Vol.2 - Minimizzazione delle RLC Minimizzazione di un sistema di funzioni booleane [pag. 187 212 dei lucidi, ovvero pag. 99 127 del file PDF]; Vol.3 - Circuiti combinatori fondamentali MSI + ALEE + Min. costo Circuiti aritmetici [pag. 288 313 dei lucidi, ovvero pag. 9 72 del file PDF]; Vol.4 - Codici Numerici Problema della identificazione e della correzione degli errori [pag. 504 520 dei lucidi, ovvero pag. 58 75 del file PDF]; Generatori di bit di parita [pag. 543 548 dei lucidi, ovvero pag. 103 117 del file PDF]; Correttori di parola [pag. 549 550 dei lucidi, ovvero pag. 109 111 del file PDF]; Vol.5 RLS e FSM Generatori di forme d onda [pag. 644 647g dei lucidi, ovvero pag. 123 135 del file PDF]; Architettura pipeline [pag. 663a 663a dei lucidi, ovvero pag. 161 161 del file PDF]; Vol.6 - Tecnologie + Affidabilita + Memorie + BUS Tecnologia di fabbricazione dei C.I. [pag. 767 782a dei lucidi, ovvero pag. 87 103 del file PDF]; 7
ELETTRONICA DIGITALE - Bibliografia [2 di 2]: - Ronald J. Tocci, "Digital Systems, Principles and Applications", Prentice-Hall Inc. - John F. Wakerly, "Digital Design, Principles & Practices", Prentice-Hall Inc. - P. Horowitz e W. Hill, "The art of electronics", Cambridge University Press. - Capilano Computing, http://www.capilano.com "LogicWorks 4", Addison-Wesley. - Altera, MAX+PLUS II, http://www.altera.com 8
ELETTRONICA DIGITALE - A.A. 2017-2018 : S/W ( for student reperibili in rete): ESPRESSO PSPICE LOGIC WORKS BOOLE DEUSTO MAX+PLUS II QUARTUS II [ALTERA ] [ALTERA ]. 9
Problema Reale analogico sensori attuatori Interfaccia di potenza Conversione A/N e N/A Sistema Digitale: Basato su una o piu reti logiche Strategia di progettazione: Sintesi: Problema diretto Analisi: Problema inverso 10
Problema diretto: SINTESI Capacita di schematizzare in maniera rigorosa secondo l algebra di BOOLE un problema definito secondo il linguaggio corrente comune e quindi capacita di progettare. Problema inverso: ANALISI Capacita di comprendere, cioe di sapere leggere, uno schematico gia sviluppato. DOCUMENTAZIONE COMMERCIALE: Capacita di orientarsi in un Data Book di una Ditta (componente commerciale). APPROCCIO MODERNO: Metodologia di lavoro assistita da PC (S/W dedicato) per simulare la risposta temporale: attenzione ai limiti della simulazione.. verifica finale: prototipo 11
Il comportamento reale di una rete digitale e di tipo analogico! - Tempo finito di propagazione dei segnali logici attraverso porte logiche reali e non solo anche attraverso le interconnessioni (cavi, bus) Alee (Hazard) - Capacita di pilotaggio di uno stadio d uscita di una porta logica collegata con piu ingressi di altre porte logiche. fan-out fan-in Parametri rilevanti per un segnale logico: AMPIEZZA fasce di valori per 1 e 0 Immunita dai disturbi Tr, Tf, Tw, Tdelay risentono di un comportamento analogico 12
Livelli logici con la famiglia TTL 4.75V 5.25V 13
Livelli logici con la famiglia TTL (2.4) (400mV) (400mV) 14
Vout Vin 15
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74LS14 Passo tra due pin adiacenti 2.54mm 7 Chip visto dall alto 17
74LS14 18
Livelli logici con la famiglia CMOS 19
TTL CMOS TTL-LS: 15ns x 1.1mA x 5.0V = 82.5pJ 20
Condizionamento statico a livello logico di un ingresso non usato di una porta logica 1 logico Perche c e un pull-up? A OR Y 0 logico A AND Y Y = A OR 0 = A Y = A AND 1 = A 21
Alcuni simboli base utilizzati in una rete logica: Buffer-invertente Buffer-non-invertente 1 1 1 1 NAND AND n 1 m=1 NOR n 1 m=1 OR XOR 22
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F F XY XY X Y F F XY ( X )( Y) X Y 24
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Diagramma delle temporizzazioni se trascuro qualunque latenz 27
Simulatore logico: LOGIC WORKS 28
Diagramma delle temporizzazioni considerando la latenza delle porte logiche non si tratta di una funzione logica 29
Aumentando la complessita della rete logica e utile una descrizione gerarchica tramite blocchi logici.tipo scatole cinesi 30
Diagramma delle temporizzazioni 31
Diagramma delle temporizzazioni t OUT dipende da: -- architettura interna del circuito; -- tecnologia dei dispositivi usati; -- tensione di alimentazione; -- temperatura d esercizio. 32
Diagramma delle temporizzazioni per i segnali del DATA BUS 33
Diagramma delle temporizzazioni per operazioni con indirizzamento in un sistema formato da piu moduli: per esempio nel vecchio standard CAMAC 1ms 34
Diagramma a blocchi X > Y X < Y MAX MIN X Y 0 1 X Y 0 1 0 1 35
X > Y MAX MIN X Y 0 1 X < Y MIN / MAX X Y Z X Y 0 1 0 1 Caso di parole X, Y ad 1 bit X Y (X > Y) max min MIN / MAX Z 0 0 0 Y X 0 Y=0 1 X=0 0 1 0 Y X 0 Y=1 1 X=0 1 0 1 X Y 0 X=1 1 Y=0 1 1 0 Y X 0 Y=1 1 X=1 36
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Descrizione a blocchi di un sistema basato su mp 38
Esempio di descrizione a blocchi di un sistema reale basato su mp 39
Descrizione a blocchi di un sistema per il trasferimento dati SOURCE DESTINATION Parallelo Seriale Parallelo 40
non importa in quale lingua ci si esprima.. RLC RLS 41
. ci sono anche le interconnessioni sul PCB di cui tenere conto.. 42
Circuito Combinatorio con problema di alea La teoria dell algebra di Boole non tiene conto della variabile tempo! F(xyz=111)=YZ+XZ =1+0=1 F(xyz=110)=YZ+XZ =0+1=1 F(xyzt) 43
F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY Y Z Y Z Y Z X X X 44
F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY X Y Z Z YZ XZ (YZ+XZ ) XY (YZ+XZ )+XY 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 0 1 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 45
F(xyz) = (YZ + XZ ) = (YZ + XZ ) + XY XY Z 0 1 00 0 0 01 0 1 11 1 1 10 1 0 46
Circuito Combinatorio curato dal problema di alea I due circuiti F(xyz) = (YZ + XZ ) F(xyz) = (YZ + XZ ) + XY sono equivalenti da un punto di vista logico ma non lo sono da quello reale tenendo conto delle latenze finite delle porte logiche 47
Esempio di simulazione utilizzando LOGIC WORK : [1/2] Latenza ingresso-uscita della singola porta logica ZOOM 48
Esempio di simulazione utilizzando LOGIC WORK : [2/2] ZOOM D NOT = latenza porta NOT D AND = latenza porta AND 49