DIAGRAMMI TEMPORALI relativi all'esecuzione di una istruzione e agli accessi alla memoria: 1
Memoria centrale: è costituita da una sequenza ordinata di registri; ciascun registro è individuato da un indirizzo; se l indirizzo è specificato con N bit, sono indirizzabili 2 N registri e i loro indirizzi sono i numeri naturali da 0 a 2 N -1 (con N=32 bit, è possibile indirizzare una memoria contenente 4G registri); nei calcolatori attuali i registri di memoria indirizzabili sono registri da 8 bit (un byte); ma generalmente il numero di linee dati del bus che accede alla memoria è tale da consentire di scrivere e leggere, con un unico accesso alla memoria, anche coppie di byte (word, da 16 bit), quaterne di byte (long word, da 32 bit) e, in alcuni calcolatori più recenti, anche gruppi di 8 byte (quadword, da 64 bit); si definisce tempo di accesso t a il tempo necessario per completare un operazione di lettura o di scrittura; i valori dei tempi di accesso per le memorie attualmente utilizzate sono: - memorie statiche (SRAM): - 1.4 15 ns (high speed) - 35 100 ns (low power) - memorie dinamiche (DRAM): - 50 70 ns (DRAM asincrone) - 7 12 ns (SDRAM sincrone) (+ latenza: per il primo dato ci vuole un tempo 4-5 volte quello per i dati successivi) Classificazioni delle memorie Principio di funzionamento: Funzioni: o STATICHE (SRAM) flip-flop o DINAMICHE (DRAM) carica di un condensatore (refresh) o RAM (rwm) o ROM read-write read-only PROM erase write read esempi d uso EPROM 20 m (chip) 100 μs 200 ns bios, monitor, E 2 PROM 5 ms (byte) 5 ms 35 ns cellulari, sintonizzatori, FLASH 1 s (sector) 100 μs 200 ns foto digitali, mp3, bios, 2
Memorie dinamiche (DRAM) cella DRAM: row select transistor condensatore bit line Operazione di scrittura: 1. imposta il valore (H o L) nella bit line, 2. seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la tensione della bit line si trasferisce ai capi del condensatore (caricandolo o scaricandolo); quando il row select viene disattivato, il transistor diventa un interruttore aperto e il condensatore conserva la carica (mantiene memorizzato il bit). Operazione di lettura: 1. precarica la bit line a circa metà della tensione H, 2. seleziona la riga (attiva row select): il transistor diventa un interruttore chiuso e la corrente che circola tra il condensatore e la bit line rivela il bit memorizzato (rivela se il condensatore memorizzava un valore H o L); così però viene alterata la carica del condensatore; 3. riscrivi il valore (H o L) letto (ripristina la carica del condensatore). Operazione di refresh: 1. esegui un operazione di lettura su tutte le celle della stessa riga. Esempio di refresh: si consideri un chip DRAM da 64k 1 (256 righe 256 colonne) con t a = 60 ns; sia necessario operare il refresh di ciascuna cella ogni 4 ms. Poiché una operazione di refresh interessa una intera riga alla volta, ne vanno fatte 256 ogni 4 ms; cioè una ogni 4/256 ms 16 μs (periodo di refresh) Per il refresh viene usato un ciclo di memoria (da 60 ns) ogni circa 16 μs, cioè ogni 16000/60 = 267 cicli. Il ciclo impegnato per il refresh non è disponibile per le altre operazioni di accesso alla memoria normali. Pertanto, in questo esempio, l operazione di refresh impegna meno del 0.4% dei cicli di memoria. Se l operazione di refresh dovesse essere eseguita su ciascun singolo elemento, anziché su tutti gli elementi di una riga, servirebbe un refresh ogni 4/(256 256) ms 61 ns: verrebbero così impegnati per il refresh tutti i cicli della memoria (la quale, non essendo possibile accedervi per leggere o scrivere, non servirebbe a nulla!) 3
Memorie dinamiche (DRAM) Interfaccia asincrona Il processore deve attendere idle il completamento dell'operazione su memoria Page Mode Address Architettura base, accesso a locazioni successive, segnali RAS\ e CAS\ Fast Page Mode (FPM DRAM) Realizzazione effettiva, RAS\ rimane attivo per l'intero ciclo di pagina, l'output si spegne quando CAS\ si disattiva, bus a 66MHz, timing 6-3-3-3 o 5-3-3-3 con celle da 70ns, 60ns Extended Data Output (EDO DRAM) L'output rimane impostato durante l'accesso alla colonna successiva, bus a 66MHz, timing 5-2-2-2 con celle da 50..70 ns Burst Extended Data Output (BEDO DRAM) Viene aggiunto un contatore interno per i successivi accessi a colonna, bus a 66MHz timing 5-1-1-1 con celle da 50..70 ns (poco sviluppato) Interfaccia sincrona I segnali sono direttamente in sincronia con il bus e, con l'uso di opportuni latch, si aumenta il parallelismo con la CPU (bus oltre i 66MHz) CasLatency * ClockPeriod ColumnAccessTime JEDEC Synchronous RAM (SDRAM) Tipo base di SDRAM, architettura a banco doppio, regolazione del CAS latency (1,2 o 3), bus a 66 MHz, timing 5-1-1-1 con celle da 35..60 ns PC100 SDRAM Standard Intel per sistemi con bus a 100 MHz, timing 4-1-1-1 Double Data Rate (DDR SDRAM) L'output ha luogo su entrambi i fronti del clock Double Data Rate 2 (DDR2 SDRAM) Miglioramento di DDR con velocità di trasferimento (larghezza di banda) maggiore Enhanced SDRAM (ESDRAM) SDRAM con una porzione di cache statica on-chip per (fino a 200 MHz) Interfaccia basata su protocollo Per ridurre i tempi di trasmissione, indirizzi e dati vengono codificati sul medesimo bus. Direct Rambus DRAM (DRDRAM) Soluzione proprietaria con velocità fino a 800 MHz; ha presentato svariati problemi e attualmente supporta una velocità circa doppia delle attuali SDRAM (vedi: http://www6.tomshardware.com/mainboard/index.html http://www6.tomshardware.com/mainboard/19981024/) 4
PRINCIPALI PRODUTTORI DI CHIP DI MEMORIA TECNOLOGIA (anno) 90 95 00 05 09 (μm) 0.35-0.25-0.22-0.18-0.15-0.13-0.11 - (nm) 90-60 - 45 (wafer) 200mm 300mm (chip) 4Mb 16Mb 64Mb 256M 1G 2G 4G DENSITÀ DEI CHIP SDRAM 64 Mb $2-3 $0.25/Mbyte 128 Mb $3-5 256 Mb $4-7 (0.18-0.13 μm) 512 Mb in produzione, 0.13-0.11 μm 1 Gb in produzione, 0.11-90 nm, 4 Gb 30/1/09: SAMSUNG annuncia DDR3 DRAM chip da 4Gb (50nm) 5
Esempio di chip di memoria dinamica SDRAM da 64 Mbit (disponibikle in tre versioni: 4M 4, 2M 8, 1M 16): 6
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