Architettra a Livelli: Livelli e Architettre dei Calcolatori (Lettere A-I) Il Processore Ing.. Francesco Lo Presti Livello : Livello del Lingaggio acchina (ISA) acchina nda come appare al programmatore di sistema. Le istrzioni del so lingaggio sono interpretate ed esegite dai microprogrammi del processore odli: Programmi L: Lingaggio macchina R: Registri, spazio di memoria Livello : acchina Firmware icroarchitettra Interpreta ed esege le istrzioni del lingaggio macchina direttamente realizzato con i componenti della macchina hardware odli - nita di laborazione: : CP, emoria, nita di I/O L: Lingaggio di icroprogrammazione R: Reti combinatorie e seqenziali CP CP Organizzazione di n Calcolatore Processore - Central Processing nit (CP) Processore nità di controllo nità di elaborazione dati Bs dati indirizzi controllo emoria ispositivi di I/O Interfaccia di I/O ispositivi di I/O Interfaccia di I/O CP Provvede all eseczione delle istrzioni macchina Ciclo di seczione. Prelievo Istrzione dalla emoria. ecodifica Istrzione. seczione Istrzione Processore e e composto da de sottosistemi:. nità di Controllo (Control) Parte di Controllo Controlla il seqenziamento e l eseczione l delle istrzioni generando i segnali di controllo. nita di laborazione ati (path) Parte Operativa sege le istrzioni sege operazioni logico aritmetiche si dati Banco di Registri (Register( File) emoria interna CP Program Conter () Indirizzo Prossima Istrzione Register (IR) Codice Istrzione da esegire CP
Processore - Central Processing nit (CP) Passi di Progetto Implementazione set ridotto del IPS Istrzioni di accesso alla memoria: lw e sw Istrzioni logico-aritmetiche: add,, sb, and, or e slt Istrzioni di branch: beq Istrzioni di jmp: : j Generica Implementazione di n Istrzione Ciclo di seczione. Prelievo Istrzione dalla emoria. ecodifica Istrzione. seczione Istrzione ipende dal tipo di Istrzione CP. Analizzare il set di Istrzioni: Reqisiti del apapath Analizzare la semantica di ogni istrzione spressa intermini di trasferimenti e operazioni tra registri Il path deve incldere il banco dei registri ( file) Sono necessari altri registri,, non visibili a livello ISA, e.g., Il path deve fornire i cammini per permettere ttti i trasferimenti tra registri necessari,, e gli accessi in memoria Inclderemo la memoria nel progetto (per semplicita ). Selezionare i Componenti del path. Assemblare il path secondo i reqisiti aggingendo i segnali di controllo. Analizzare l implementazione di ogni istrzione per determinare qali segnali di controllo devo essere asseriti o meno per permetterne l eseczione. Realizzare la Parte di Controllo (Control)) in accordo a qanto stabilito al pnto CP Semantica Istrzioni e RL Implementazione del set ridotto RL (Register-rasnfer Langage): Lingaggio per esprimere i trasferimenti tra registri (e memoria), Permette di definire la semantica di ogni istrzione [] contento della memoria indirizzo R[y] contento registro y s: add rd, rs, rt R[rd]= ]=R[rs]+R[rt],], =+; s:load rt, offset(rs) R[rt]= ]=[R[rs]+sign_et(offset)], =+; s: beq rs, rt,, If(R[rs]== ]==R[rt]) then =++sign_et()<<; else =+; tte richiedono come passo preliminare il prelievo dell istrzione dalle memoria (fetch) Istrzione=[] CP 7 I primi de passi da implementare sono comni a ttte le istrzioni,indipendentemente dalla classe di istrzione: Inviare l scita l del Program Conter () alla memoria che contiene il programma e caricare l istrzione l ( (fetch)) ed aggiornare ecodifica dell Istrzione (e lettra registri) La fase di eseczione (eecte( eecte) ) dipende dall istrzione Sono comnqe raggrppabili per classi di istrzioni opo aver letto i registri, ttte le istrzioni sano l l (eccetto j) Le istrzioni di accesso alla memoria per calcolare l indirizzol Le istrzioni logico-aritmetiche per effettare l operazionel L istrzione beq per verificare l gaglianza l fra registri Poi il comportamento delle istrzioni si differenzia Istrzioni di accesso alla memoria evono accedere alla memoria per leggere/scrivere il dato Istrzioni logico-aritmetiche evono accedere ad n registro per scrivere il risltato Istrzioni di branch e jmp evono modificare il Program Conter Vantaggio della semplicità nella progettazione Pochi formati di istrzione facilitano l implementazione l dell nit nità di elaborazione CP 8
I cinqe passi delle istrzioni na visione astratta I cinqe passi delle istrzioni da effettare Fetch (caricamento) dell istrzione dalla memoria ecode dell istrzione e fetch dei registri ecodifica dell istrzione e lettra dei registri ecte so della (eseczione dell operazione o calcolo dell indirizzo) emory Access Accesso ad n operando in memoria -back Scrittra del risltato in n registro Register # ress Register # Register # : write-back ress : fetch : decode e fetch : eecte : mem. CP 9 CP Progettazione dell nit nità di elaborazioni dati e prestazioni Le prestazioni di n calcolatore sono determinate da: mero di istrzioni CPI Cont (IC) rata del ciclo di clock ( CLOCK ) Cicli di clock per istrzione Clock cycle Per (CPI) IC La progettazione del processore (nità di elaborazione e nità di controllo) determina rata del ciclo di clock Cicli di clock per istrzione (CPI) CLOCK CP Implementazione del Processore: Approcci Singolo Ciclo seczione di ogni istrzione richiede ciclo di clock Il ciclo di clock deve essere abbastanza lngo da permettere il completamento dell istrzione pi lenta Svantaggio: velocita limitata dall istrzione pi lenta spportata, alcne risorse devono essere replicate lti-ciclo Sddividere l eseczione in pi passi segire n passo per ciclo Vantaggio: ogni istrzione richiede il solo nmero di cicli (tempo) richiesto clock (Singolo Ciclo)> clock (ltiplo Ciclo) Pipelined Sddividere l eseczione in pi passi segire n passo per ciclo Processare pi istrzioni in parallelo laborazione in contemporanea di step diversi di istrzioni consective (linea( di assemblaggio) CP
Implementazione Singolo Ciclo Prima implementazione impiega in singolo ciclo di clock per ogni istrzione Ogni istrzione inizia sl fronte attivo di n ciclo di clock e termina sl fronte attivo del ciclo di clock sccessivo Approccio non pratico e inefficiente rispetto ad na implementazione mlticiclo Ogni istrzione richiede esattamente tanto tempo qanto il tempo di eseczone dell istrzione pi lenta ell implementazioni mlticiclo qesto problema si evita permettendo alle istrzioni pi veloci di essere esegite in n nmero inferiore di cicli ttavia e semplice e tile da n pnto di vista didattico I Blocchi della Progettazione. Fase di Fetch Accedere all istrzioni in memoria ed aggiornare. ecode, Accesso ai registri ed eseczione istrzioni formato R Istrzioni logico-aritmetiche. ecode, Accesso ai registri ed operazioni di accesso alla memoria Istrzioni load/store. ecode, Accesso ai registri per i branch Istrzione beq ota: Implementeremo il jmp solo alla fine della trattazione CP CP path: : Fetch Istrzione e aggiornamento path: : Fetch Istrzione e aggiornamento = [] = + = [] = + a. b. Program conter Sm c. er R emory CP CP
path: Istrzioni formato R path: Istrzioni formato R add rd, rs, rt R[rd] =R[rs] + R[rt]; op rs rt rd shamt fnct add rd, rs, rt R[rd] =R[rs] + R[rt]; Register nmbers control reslt operation reslt R R W a. b. CP 7 CP 8 path: Istrzioni Load/Store path: Istrzione Load lw rt, offset(rs) Register nmbers ress a. b. em em a. nit Sign etend control reslt b. Sign-etension nit R[rt] =[R[rs] + sign_et(offset)]; Sign etend operation reslt ress em em op rs rt offset/immediate R R W lw rt, offset(rs) R[rt] =[R[rs] + sign_et(offset)]; em R emory em CP 9 CP
path: Istrzione Store path: Istrzione di Salto op rs rt offset/immediate R R W sw rt, offset(rs) [R[rs] + sign_etend(offset)]=r[rt] em R emory em beq rs, rt, offset if (R[rs] == R[rt]) then = + + sign_et(offset)<< + from instrction path Sign etend Shift left Sm operation Branch target o branch control logic CP CP path: Istrzione di Salto beq Composizione dei blocchi niamo il blocco relativo alle istrzioni di accesso alla memoria con qello per le istrzioni di tipo R op rs rt offset/immediate R R W + from instrction path << beq rs, rt, offset if (R[rs] == R[rt]) then = + + sign_et(offset)<< CP ltipleer per scegliere se il secondo operando è n indirizzo (tipo I) oppre il dato in n registro (tipo R) ltipleer per scegliere se ai registri va il dato dalla memoria (tipo I) oppre il risltato dell operazione (tipo R) CP
path: Istrzioni formato R path: Istrzione Load R R W add rd,rs,rt R R W lw rt,offset(rs) Src em R emory em emtoreg Src em R emory em emtoreg CP CP path: Istrzione Store Composizione dei blocchi Aggingere il blocco che esege il fetch R R W Src sw rt,offset(rs) em R emory em emtoreg e er Separati perche entrambi devono Poter essere sati nello stesso ciclo Src operation reslt ress em emtoreg CP 7 emoria Istrzioni e dati Separate per Poter leggere e scrivere nello stesso ciclo Sign etend em CP 8
Composizione dei blocchi Aggingiamo il blocco per il beq ltipleer per scegliere indirizzo della prossima istrzione path: add Src Sign etend Shift left Src reslt operation reslt ress em er addizionale em emtoreg R emory add rd, rs, rt R R W << Src Src em R emory em emtoreg CP 9 CP path: lw path: sw R emory lw rt,offset(rs) R R W << Src Src em R emory em emtoreg R emory sw rt,offset(rs) R R W << Src Src em R emory em emtoreg CP CP
path: beq Controllo R emory beq r,r,offset R R W << Src Src em R emory em emtoreg CP L nita di Controllo deve generare: I segnali di controllo dell I segnali di controllo dei vari mltipleer Opcode I segnali di abilitazione alla scrittra/lettra dei diversi elementi di memoria Basandosi s I segnali in ingresso all nita nita di Controllo Fnct I bit del campo opcode (e fnct nel caso del formato R) dell istrzione Istrzione di tipo R Istrzione di load o store Istrzione beq Controllo rs rt rd shamt fnct bit bit bit bit bit bit o rs rt bit bit bit bit rs rt bit bit bit bit / emorie Controllo Controllo CP Sddivisione in ain Control e Control Controllo dell Per semplicare la progettazione/circito Bit di fnct (formato R) servono solo per il controllo dell Opcode Fnct Specificano l operazione da esegire: add,sb,and,or, o slt Op serve per specificare il tipo di istrzione lw/sw beq o formato R) Controllo / emorie Controllo Controllo Opcode ed Op load/store Op= beq Op= Formato R Op= Opcode Controllo / emorie Controllo Op Fnct Control Controllo CP Istrzioni ed Operazioni Richieste Load/store Op= somma beq Op= sottrazione Formato R Op= spec. dal campo fnct Linee di controllo Ainvert ( bit), Bnegate ( bit) e ( bit) dell = and Op = or = add Controllo = operation = sb = slt = nor Fnct Control Poiche manca nor nel set ristetto ignoriamo Ainvert Il controllo dell richiede solo gli ltimi bit CP
Controllo dell () Controllo dell : Implementazione AlOp Fnct Field esired control opcode operation action inpt LW load word add SW store word add Branch eq branch eq sb R-type add add R-type sb sb R-type A and R-type OR or R-type set on less set on less abella di Verita dell Control Op Inpt Fnct field Otpt Op Op F F F F F F Control Op * Controllo Fnct Control CP 7 abella di Verita dell Control Inpt Otpt Op Fnct field Op Op F F F F F F Control * F ( ) F F F F Op Op Op control block CP 8 Progettazione dell nita nita di Controllo path e Controllo I R-type opcode rs rt rd shamt fnct - - - - - - Src Load/store or branch opcode rs rt addres - - - s- Osservazioni sl formato Istrzioni IPS Il codice operativo (campo opcode) ) e e sempre nei bit - I de registri da leggere sono sempre rs (bit -) ) e rt (bit -) Il registro base per load e stroe e sempre il registro rs (bit -) ) L offset a -bit per beq,load e store e e sempre nei bit - Il registro di destinazione e bit - (rt( rt) ) per load bits - (rd) per le istrzioni R Occorre n lteriore mltipleer per indicare qale campo dell istrzione indica il registro destinazione CP 9 [ ] Registro da scrivere viene da rt o da rd [ ] [ ] [ ] Regst [ ] Sign etend [ ] Shift left Src control Op reslt reslt em ress em emtoreg CP
I segnali di controllo ad bit path e Controllo II Segnale ffetto qando vale ffetto qando vale Regst Registro destinazione = rt Registro destinazione = rd reslt Src Src em em emtoreg essno Il secondo operando di viene da Scrittra di con + essno essno Il valore in (registri) viene dalla el registro indicato sll ingresso viene scritto il valore Il secondo operando di viene dall estensione di segno Scrittra di con l otpt l del sommatore per il branch Lettra della locazione di memoria indicata da ress Scrittra della locazione di memoria indicata da ress Il valore in (registri) viene dalla memoria dati [ ] [ ] [ ] [ ] [ ] [ ] Control Regst Branch em emtoreg Op em Src [ ] Sign etend Shift left control reslt ress Src CP CP reslt Src non dipende dal solo opcode Src= se l istrzione e beq e = Segnali di Controllo: Istrzioni Formato R Regst Branch Shift left Src em [ ] emtoreg Control Op em Src [ ] path con Controllo II [ ] [ ] [ ] [ ] [ ] Sign etend emto- Reg em em Regst Src Reg Branch Op p R-format lw sw beq CP control reslt Opcode Istrzione e Segnali di Controllo ress R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst Src <<??? Vale depends on fnct Src em R emory em emtoreg CP
Segnali di Controllo: Istrzione lw Segnali di Controllo: Istrzione sw R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst Src << Src em R emory em emtoreg R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst Src << Src em R emory em emtoreg CP CP Segnali di Controllo: Istrzione beq Implementazione dell nita nita di Controllo Principale R emory immediate/ offset I[:] Control signals shown in ble I rs I[:] rt I[:] R R W rd I[:] Regst Src << Src if = em R emory em emtoreg Inpts = =Opcode Otpts abella di verita dell nita nita di Controllo Segnale form. lw sw beq R Op Op Op Op Op Op Regst Src emtoreg em em Branch Op OP Inpts Rete Combinatoria realizzabile tramite PLA Op Op Op Op Op Op R-format Iw sw beq Otpts Regst Src emtoreg em em Branch Op OpO CP 7 CP 8
iagramma a blocchi della CP (path( e Control) e emoria Controllo a Singolo Ciclo em. Istr. r Istrzione rs,rt,rd,imm <:> <:> Opcode Fnct COROLLO =f(op,fnct) Rsr=Branch Regst Src emtoreg emwr emrd RegWr Inpts Controllo a singolo ciclo efinito da na coppia di tabelle di verita Op Op Op Op Op Op Controllo Principale e Controllo Rete Combinatoria Op Op Op control block Src em. ati r AAPAH Register file R-format Iw sw beq Otpts Regst Src emtoreg em em F ( ) F F F F Branch Op CP 9 OpO CP Controllo a Singolo Ciclo path e Controllo III: Istrzione j Il Controllo della CP a singolo ciclo e na rete combinatoria Il path e na rete seqenziale L otpt dipende dagli ingressi e dai valori dagli elementi di memoria (Registri e ) Il ciclo di clock deve drare abbastanza da stabilizzare le scite di ttte le reti combinatorie prima del fronte di discesa del clock Clock in A con i segnali di controllo di scrittra I Valori in ingresso vengono scritti solo se i segnali sono affermati Ciclo di Clock determinato slla base del percorso pi lngo Jmp opcode [ ] [ ] Shift Jmp [ ] left 8 + [ 8] [ ] [ ] [ ] [ ] Control Regst Jmp Branch em emtoreg Op em Src - - Calcolo dell indirizzo di salto Shift left reslt reslt lteriore mltipleer con Segnale di controllo jmp ress [ ] Sign etend control CP [ ] CP
path e Controllo III: Istrzione j Ciclo di Clock dell Implementazione a singolo ciclo L implementazione singolo ciclo e inefficiente na istrzione per ciclo,, CPI=, ma R emory jmpaddr I[:] op I[: Control nit I << Op R R W 8 Control op I[:] fnct I[:] COCA +[-8] Regst Src << Src Jmp Branch em R emory em emtoreg Il tempo di ciclo e determinato dall istrzione pi lnga Qale? CP CP Ciclo di Clock dell Implementazione a singolo ciclo Calcolo del tempo di ciclo assmendo ritardi nlli per mltipleer, nita di controllo, estensione del segno, accesso, shift left, linee) eccetto : emoria Istrzione e ati (ns) ed addizionatori (ns) Accesso al banco dei registri (ns) Instr. R-type load store beq jmp em I Reg Rd Op em W Reg Wr otal 8 7 CP Problemi con l Implementazione a Singolo Ciclo Il tempo di ciclo e determinato dall istrzione pi lnga el nostro caso e load, ma cosa sccederebbe se considerassimo anche istrzioni floating point? Perdita di tempo moltre istrzioni possono essere esegite in n tempo minore Le risorse che devono essere sate pi di na volta nello stesso ciclo devono essere dplicate Spreco di hardware/chip area CP
Problemi con l Implementazione a Singolo Ciclo Possibili solzioni. sare n periodo di clock variabile per ogni tipo di istrzione Solzione non pratica. Approccio lticiclo sare n tempo di ciclo pi piccolo a permettere l eseczione di istrzioni diverse sia completata in pi cicli ividendo l eseczione in passi segendo n singolo passo per ciclo CP 7