Calcolatori Elettronici B a.a. 2008/2009
|
|
- Giuseppe Spinelli
- 5 anni fa
- Visualizzazioni
Transcript
1 Calcolatori Elettronici B a.a. 28/29 RICHIAI DI CALCOLATORI A assimiliano Giacomin
2 Livello architettrale Livello logico Livello circitale Livello del layot IL LIVELLO HARDWARE istrzioni macchina ISA Reti logiche: registri, ALU, UX Porte logiche: NOT, AND, Transistor Organizzazione di componenti per implementare ISA odelli logici: si parla di variabili, valori binari! odelli elettronici: si parla di tensioni, correnti, ecc. odelli fisici: si parla di dimensioni fisiche, materiali, ecc. 2
3 De tipi di nità fnzionali Elementi di tipo combinatorio: - valori di scita dipendono solo da valori in ingresso - Es. Porte logiche, PLA Elementi di memoria: - capaci di memorizzare n valore - Es. flip-flop, registri, memoria RA De tipi di reti RETI COBINATORIE - Contengono solamente elementi di tipo combinatorio RETI SEQUENZIALI Valori di scita dipendono solo da valori di ingresso - Contengono elementi di memoria Valori di scita dipendono dalla storia del sistema (seqenza di ttti gli ingressi) sintetizzata nel valore di stato contento negli elementi di memoria. 3
4 RETI COBINATORIE Assmiamo n ingressi m scite Specifica Si possono specificare mediante de approcci alternativi: tabelle di verità (n ingressi 2 n righe, per ciascna si specificano ttte le m scite) Es. A B C (OR esclsivo) eqazioni logiche (algebra booleana) Es. AB+AB 4
5 Realizzazione: Porte logiche, PLA, RO, PLD (Programmable logic device) Tempo di propagazione Elettronica digitale: realizzazione degli elementi sopraindicati (es. Famiglie logiche TTL, COS) noi non ce ne occpiamo direttamente Determina parametri tecnologici che inflenzano le prestazioni F F() Dal momento in ci l ingresso è valido al momento in ci l scita è valida trascorre n certo intervallo temporale: F() T combinatorio Al ma dopo T combinatorio siamo sicri che l scita è valida e stabile 5
6 Elementi di memoria RETI SEQUENZIALI Flip-flop di tipo D D C FLIP-FLOP TIPO D Q Q Sensibile ai fronti: l ingresso è memorizzato sl fronte (di salita) del clock - Vincoli sll ingresso: tempo di setp e tempo di hold Ritardo sll scita: tempo di propagazione D C Q T setp T hold T prop Ttti i tempi riferiti al fronte del clock In generale T hold < T prop 6
7 TEPORIZZAZIONE Sistemi sincroni: segnale di clock comne determina aggiornamento elementi di stato B D CK A F(A) CK ST Q F D ST2 Q CLOCK ST(IN) B C D ST(OUT) A B C ST2(IN) F(A) F(B) F(C) ST2(OUT) F(A) F(B) Al fronte di clock, n elemento di stato memorizza il valore di ingresso Nel periodo di clock, n novo valore di ingresso viene propagato dalla parte combinatoria e sarà disponibile al sccessivo fronte 7
8 F(A) D CK Q A F CLOCK D F(A) F 2 (A) F 3 (A) Q A F(A) F 2 (A) 8
9 Temporizzazione e vincoli temporali D CK CK ST Q F D ST2 Q T prop T combinatorio T 2 setp Dopo T prop + T combinatorio, ingresso a ST2 è stabile: anticipo di almeno T 2 setp T clock T prop + T combinatorio + T2 setp Vincolo per rispetto di T 2 hold : ingresso ST2 permane per almeno T2 hold dopo il fronte T prop + T combinatorio T2 hold [verificato atomaticamente perché T hold < T prop ] 9
10 ESTENDENDO QUESTE CONSIDERAZIONI AD UNA RETE COPLESSA Occorre considerare il caso peggiore; in particolare il cammino critico vincola la lnghezza del periodo di clock e qindi limita la freqenza ottenibile! T clock T prop + T cammino critico + T setp Nel caso peggiore!
11 Specifica di na rete seqenziale: macchine a stati finiti (FS) Occorre definire: L insieme degli ingressi (dominio I) e delle scite (dominio U) L insieme degli stati S Dinamica (come si passa da no stato all altro): fnzione f: S*I S Come si generano le scite fnzione η η: S U odello di oore η: S*I U odello di ealy S :U S 2 : U 2 I 2 I 2 I I I 2 I S 3 :U 3 S 4 :U 4 [odello di oore] I,I 2
12 Implementazione di na rete seqenziale Solo mod. ealy Logica combinatoria: Fnzione di scita η Uscite Ingressi Logica combinatoria: Fnzione di stato ftro f clock Registro di stato 2
13 Livello architettrale Livello logico Livello circitale Livello del layot IL LIVELLO HARDWARE istrzioni macchina ISA Reti logiche: registri, ALU, UX Porte logiche: NOT, AND, Transistor Organizzazione di componenti per implementare ISA odelli logici: si parla di variabili, valori binari! odelli elettronici: si parla di tensioni, correnti, ecc. odelli fisici: si parla di dimensioni fisiche, materiali, ecc. 3
14 Nella progettazione della CPU, faremo riferimento alle segenti istrzioni: Istrzioni aritmetiche: add, sb, and, or, slt add rd, rs, rt // rd rs + rt slt rd, rs, rt // rd = se rs < rt, altrimenti Istrzioni di accesso a memoria: lw rt, offset(rs) // rt [rs+offset] sw rt, offset(rs) // [rs+offset] rt Istrzioni di salto condizionato: beq rs, rt, offset // se rs=rt salta a offset istrzioni rispetto a PC (aggiornato a istrzione corrente + 4 bytes!) in bytes: PC + (offset ) Salto incondizionato: j offset // salta all indirizzo in istrzioni ottento da: 4 bit di PC offset [3 bit] indirizzo in byte è la concatenazione di 4 bit di PC offset [32 bit] 4
15 Codifica delle istrzioni viste: Op rs rt rd Shift_amont fnct Aritmetiche: Tipo-R ADD: op 6 5 SUB: AND: OR: SLT: Op rs rt offset = : lw = : sw beq = + PC + (offset ) lw, sw, beq: Tipo-I Op offset J: Tipo-J PC offset 5
16 Glossario Visale: indica le risorse individate in base ad na prima analisi Segnali di controllo dati IR P C Registro Istrzioni Istrzione [3-26] Istrzione [25-2] Istrzione [2-6] A L U zero ris AlCom Istrzione [5-] [Se è necessario memorizzare istrzione corrente] fnct UC ALU AlOp Registri: capaci di memorizzare n insieme di bit (si possono ottenere mediante array di Flip-flop di tipo D) 6
17 Register File: register nmber register nmber 2 Register file register data data data 2 Lettra: asincrona rispetto al clock, senza segnale di controllo read Scrittra: attiva sl fronte del clock e solo qando write è affermato Implementato con registri, mltipleer (per read port) e decodificatore (per write port) emorie (per memorizzare qantità maggiori di dati) em Indirizzo Dato scritto Dato letto Lettra asincrona risp. clock, scrittra attiva sl fronte del clock NB: forma semplificata (cfr. SRA, DRA, ecc.) em NB: il clock è presente ma non viene indicato per rendere le figre più chiare. 7
18 Schema del processore (e memoria) Drante l eseczione di n programma applicativo Pa, i circiti interpretano le istrzioni del programma in lingaggio macchina costitito dal < Pa (tradotto) i servizi OS> Unità di controllo SEGNALI DI CONTROLLO P C emoria Registro Istrzioni Condizioni: segnali da Datapath a U.C. indirizzo Programma Pa Istrzione [3-26] UNITA DI ELABORAZIONE (DATAPATH) Os Servizi 8
19 Controllo di n processore a singolo ciclo: l idea di base Unità di controllo combinatoria controlli condizioni UNITA DI ELABORAZIONE (DATAPATH) P C emoria indirizzo Programma Pa Os Servizi 9
20 Idea di base Ad ogni ciclo di clock, la memoria istrzioni fornisce l istrzione corrente L nità di controllo è na rete combinatoria che: - riceve in inpt l istrzione corrente - prodce in otpt segnali di controllo all nità di elaborazione: controllo mltipleer, read e write ad elementi di memoria, controllo ALU I segnali di controllo determinano, a seconda del tipo di istrzione: - il percorso sorgente-destinazione dei dati mediante: indirizzi e nmeri registri + segnali di controllo ai mltipleer - le operazioni aritmetiche e logiche effettivamente svolte mediante: segnali di controllo alle ALU - se n elemento di memoria deve scrivere e/o leggere n dato mediante: segnali di tipo read/write Avremo qindi la determinazione di n percorso del tipo: CK Sorgente F Dest. CK dove: - sorgente e destinazione possono coincidere - valore sorgente disponibile nel corso del ciclo, destinazione scritta alla fine 2
21 Il IPS Instrction [25 ] Shift Jmp address [3 ] left Add PC+4 [3 28] Instrction [3 26] Control RegDst Jmp Branch em emtoreg ALUOp em ALUSrc Reg Shift left 2 Add ALU reslt PC address Instrction memory Instrction [3 ] Instrction [25 2] Instrction [2 6] Instrction [5 ] register register 2 Registers register data data data 2 Zero ALU ALU reslt Address data Data memory data Instrction [5 ] 6 Sign 32 etend ALU control Instrction [5 ] 2
22 Nota si segnali di controllo: - i segnali di controllo sono determinati in modo combinatorio soltanto slla base del campo Opcode - non è in generale possibile prevedere l ordine di arrivo dei segnali di controllo: le operazioni non sono esegite in seqenza, controllo combinatorio (è necessario che T clock sia sfficientemente lngo) 22
23 Esempio: istrzione di tipo-r Instrction [25 ] Shift Jmp address [3 ] left Add PC+4 [3 28] Instrction [3 26] Control RegDst Jmp Branch em emtoreg ALUOp em ALUSrc Reg Shift left 2 Add ALU reslt PC address Instrction memory Instrction [3 ] Instrction [25 2] Instrction [2 6] Instrction [5 ] register register 2 Registers register data data data 2 Zero ALU ALU reslt Address data Data memory data Instrction [5 ] 6 Sign 32 etend ALU control Instrction [5 ] 23
24 Esempio: istrzione di load Instrction [25 ] Shift Jmp address [3 ] left Add PC+4 [3 28] Instrction [3 26] Control RegDst Jmp Branch em emtoreg ALUOp em ALUSrc Reg Shift left 2 Add ALU reslt PC address Instrction memory Instrction [3 ] Instrction [25 2] Instrction [2 6] Instrction [5 ] Instrction [5 ] register register 2 Registers register data data data 2 6 Sign 32 etend ALU control Zero ALU ALU reslt Address data Data memory read data Instrction [5 ] 24
25 Esempio: istrzione beq Instrction [25 ] Shift Jmp address [3 ] left Add PC+4 [3 28] Instrction [3 26] Control RegDst Jmp Branch em emtoreg ALUOp em ALUSrc Reg Shift left 2 Add ALU reslt PC address Instrction memory Instrction [3 ] Instrction [25 2] Instrction [2 6] Instrction [5 ] register register 2 Registers register data data data 2 Zero ALU ALU reslt Address data Data memory data Instrction [5 ] 6 Sign 32 etend ALU control Instrction [5 ] 25
26 Esempi di processori che sano controllo a singolo ciclo: NESSUNO! Perché? Periodo di clock: abbastanza lngo per garantire la stabilità dei segnali attraverso il percorso più lngo tempo di esecz. costante per diverse istrz. Istrzioni più lente limitano le istrzioni più veloci! Es. lw emoria Istrz. Reg. File A L U emoria Dati Reg. File Es. Tipo-R emoria Istrz. Reg. File A L U Reg. File 26
27 Limitazione aggravata da - istrzioni che tilizzano decine di nità fnzionali in serie, ad esempio comprendenti calcoli in virgola mobile! CPI =, ma T clock alto, ovvero freqenza di clock molto bassa! Nel complesso, il tempo di eseczione di na istrzione è sempre pari al caso peggiore, ovvero a qello dell istrzione più complessa e lnga Altro svantaggio: dplicazione dell HW costi elevati! Nell esempio del IPS, come visto: - occorrono de memorie diverse [dati e istrzioni] [NB: qesto va comnqe bene perché negli attali calcolatori si sa memoria cache + pipeline] - occorrono tre ALU, na per istrzioni aritmetiche confronto operandi in beq calcolo indirizzo lw e sw, na per calcolare PC+4 ed na per calcolare indirizzo di salto beq [la cosa si complica considerando modalità di indirizzamento complesse, ad esempio qelle con atoincremento, o istrzioni che effettano operazioni in virgola mobile] 27
28 CONTROLLO ULTICICLO: L IDEA DI BASE T istrzione costante e pari a T medio di eseczione per istrzione Istrzione lnga Istrzione potenzialmente breve Sddividere le istrzioni in fasi : n ciclo di clock per na fase! T eseczione T 2 eseczione NB: T 2 eseczione (il caso peggiore) pò in generale essere maggiore del precedente! Tttavia, le istrzioni più lnghe sono anche meno freqenti: principio rendere più veloce l evento più freqente comporta n gadagno! 28
29 Ciascna fase deve essere sfficientemente breve (T clock breve) Bilanciare la sddivisione in fasi, evitare di mettere in serie più nità fnzionali lente. Faremo in modo di non mettere in serie più di na delle operazioni: - accesso in memoria (istrzioni o dati) - accesso al register file (de lettre e na scrittra) - operazioni della ALU (NB: accesso/scrittra in n registro singolo considerato non oneroso) Ciascna di qeste nità [memoria, register file, ALU] necessita di registri temporanei per memorizzarne il risltato. - registri temporanei: salvano dati prodotti in n ciclo di clock e tilizzati dalla stessa istrzione in n ciclo di clock sccessivo - registri visibili al prog: dati tilizzati da istrzioni sccessive 29
30 Il IPS (Vedi Lezione CalcA CPU mlticiclo, lcidi 7 2, per la specifica progressiva) PC Address data emory emdata Instrction [3-26] Instrction [25 2] Instrction [2 6] Instrction [5 ] Instrction register Instrction [5 ] emory data register PCCond PC IorD em em emtoreg Otpts Control ALUOp ALUSrcB ALUSrcA Reg IR Instrction [25 ] Op [5 ] Instrction [5 ] PCSorce RegDst 6 register register 2 Registers register data Sign etend data data 2 32 Shift left 2 A B Shift left 2 ALU control PC [3-28] Zero ALU ALU reslt Jmp address [3-] ALUOt 2 Instrction [5 ] NB: l nità di controllo si pò specificare e realizzare in vari modi 3
31 2 emory address comptation ALUSrcA = ALUSrcB = ALUOp = Start Instrction fetch em ALUSrcA = IorD = IR ALUSrcB = ALUOp = PC PCSorce = 6 (Op = 'LW') or (Op = 'SW') Eection ALUSrcA = ALUSrcB = ALUOp= 8 (Op = R-type) Branch completion ALUSrcA = ALUSrcB = ALUOp = PCCond PCSorce = Instrction decode/ register fetch (Op = 'BEQ') 9 ALUSrcA = ALUSrcB = ALUOp = (Op = 'J') Jmp completion PC PCSorce = 3 (Op = 'LW') emory access (Op = 'SW') 5 emory access 7 R-type completion em IorD = em IorD = RegDst = Reg emtoreg = 4 -back step RegDst = Reg emtoreg = 3
32 Controllo di n processore-mlticiclo: Riepilogo specifica e realizzazione Initial representation Finite state diagram icroprogram Seqencing control Eplicit net state fnction icroprogram conter + dispatch ROS Logic representation Logic eqations Trth tables Implementation techniqe Programmable logic array only memory 32
33 Calcolo CPI e Prestazioni nei sistemi a singolo ciclo e mlticiclo ) Calcolo prestazioni nei sistemi a singolo ciclo CPI = T clock = ma{t a + T k } ovvero la serie più lenta di operazioni atomiche [cammino critico] T eseczione = #istrzioni * CPI * T clock = #istrzioni * T clock 2) Calcolo CPI e prestazioni nei sistemi mlti-ciclo Dato n certo carico di lavoro con freqenze relative delle istrzioni f,, f n CPI = f *CPI + f 2 *CPI f n *CPI n T clock = ma{t,,t m } [operazioni atomiche esegite in n ciclo di clock] T eseczione = #istrzioni * CPI * T clock 3) Confronto di prestazioni tra sistemi diversi [s n carico/prog. determinato] T eseczione T 2 eseczione = CPI *T clock CPI 2 *T 2 clock 33
Calcolatori Elettronici
Calcolatori Elettronici CPU a singolo ciclo assimiliano Giacomin Schema del processore (e memoria) Unità di controllo PC emoria indirizzo IR Condizioni SEGNALI DI CONTROLLO dato letto UNITA DI ELABORAZIONE
DettagliControllo di un processore a singolo ciclo
Controllo di n processore a singolo ciclo NB: schema stilizzato (in particolare, non corrisponde al IPS) Unità di controllo combinatoria controlli comandi ck write read write EORI DTI REGISTRI P C emoria
DettagliCalcolatori Elettronici
Calcolatori Elettronici CPU a singolo ciclo assimiliano Giacomin Schema del processore (e memoria) Unità di controllo Condizioni SEGNALI DI CONTROLLO PC emoria indirizzo IR dato letto UNITA DI ELABORAZIONE
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 28/29 CPU mlticiclo: Esercizi assimiliano Giacomin De tipologie di esercizi standard Calcolo delle prestazioni nei sistemi a singolo ciclo e mlticiclo (e confronto) Implementazione
DettagliCALCOLATORI ELETTRONICI B 23 giugno 2008
CALCOLATORI ELETTRONICI B 23 gigno 28 NOE: COGNOE: ATR: Scrivere chiaramente in caratteri maiscoli a stampa. Si considerino, mostrati nelle figre alla pagina segente, il datapath ed il diagramma a stati
DettagliCalcolatori Elettronici B a.a. 2004/2005
Calcolatori Elettronici B a.a. 2004/2005 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Unità funzionali Unità funzionali: Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in
DettagliCalcolatori Elettronici
Calcolatori Elettronici Tecniche Pipeline: Elementi di base (ESERCIZI) assimiliano Giacomin Esercizio confronto prestazioni pipeline vs. mlticiclo Si consideri la segente combinazione di istrzioni esegite
DettagliIl processore: unità di elaborazione e unità di controllo (3)
Il processore: nità di elaborazione e nità di lo () rchitettre dei Calcolatori (lettere -I) Limitazione del ciclo singolo I tempi di accesso per le diverse istrzioni variano, ad esempio ccesso in memoria:
DettagliLezione 28 Il processore: unità di controllo (1)
Lezione 8 Il processore: nità di lo () Vittorio Scarano rchitettra Corso di Larea in Informatica Università degli Stdi di Salerno Organizzazione della lezione Definizione della nità di lo rchitettra. Vi.ttorio
DettagliProblemi dell implementazione singolo ciclo
Corso di Data path mlticiclo Anno Accademico 26/27 Francesco Tortorella Problemi dell implementazione singolo ciclo Arithmetic & Logical PC Inst emory Reg File m ALU m setp Load PC Inst emory Reg File
DettagliCosa abbiamo fatto. Dove stiamo andando.. Perché: per poter capire cosa deve offrire al programmatore il processore come istruzioni
Un qadro della sitazione Lezione Il Processore: Unità di Elaborazione () Vittorio Scarano rchitettra Corso di Larea in Informatica Università degli Stdi di Salerno rchitettra (-). Vi.ttorio Scarano Inpt/Otpt
DettagliCorso di. Realizzazione del Data path Data path a ciclo singolo. Anno Accademico 2006/2007 Francesco Tortorella
Corso di Realizzazione del path path a ciclo singolo Anno Accademico 26/27 Francesco Tortorella (si ringrazia il prof.. De Santo per il materiale presente in qeste slides) Realizzazione del data path.
DettagliCalcolatori Elettronici
Calcolatori Elettronici CPU multiciclo Massimiliano Giacomin SVANTAGGI DEL PROCESSORE A SINGOLO CICLO Tutte le istruzioni lunghe un ciclo di clock T clock determinato dall istruzione più lenta Istruzioni
DettagliAstrazione dell implementazione. Il processore: unità di elaborazione e unità di controllo (2) Il controllo della ALU.
Astrazione dell implementazione Il processore: nità di elaborazione e nità di lo (2) Architettre dei Calcolatori (lettere A-I) Ideal emory ress Net ress Rd Rs Rt 5 5 5 Rw Ra Rb -bit Registers A B als Conditions
DettagliCalcolatori Elettronici B a.a. 2005/2006
Calcolatori Elettronici B a.a. 25/26 Tecniche di Controllo: Esercizi assimiliano Giacomin Due tipologie di esercizi Calcolo delle prestazioni nei sistemi a singolo ciclo e multiciclo (e confronto) Implementazione
DettagliArchitetture dei Calcolatori (Lettere. Organizzazione di un Calcolatore. Processore. Il Processore. Livello 1: Macchina Firmware Microarchitettura
Architettra a Livelli: Livelli e Architettre dei Calcolatori (Lettere A-I) Il Processore Prof. Francesco Lo Presti Livello : Livello del Lingaggio acchina (ISA) acchina nda come appare al programmatore
DettagliArchitetture dei Calcolatori (Lettere. Organizzazione di un Calcolatore. Processore. Il Processore. Livello 1: Macchina Firmware Microarchitettura
Architettra a Livelli: Livelli e Architettre dei Calcolatori (Lettere A-I) Il Processore Ing.. Francesco Lo Presti Livello : Livello del Lingaggio acchina (ISA) acchina nda come appare al programmatore
DettagliOrganizzazione pipeline della CPU
Organizzazione pipeline della CPU Calcolatori Elettronici-Ingegneria Telematica 1 Eseczione seqenziale Eseczione_seqenziale.ee Calcolatori Elettronici-Ingegneria Telematica 2 Eseczione pipeline Eseczione_pipeline.ee
DettagliCALCOLATORI ELETTRONICI 30 agosto 2010
CALCOLATORI ELETTRONICI 30 agosto 2010 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a
DettagliCALCOLATORI ELETTRONICI 14 giugno 2010
CALCOLATORI ELETTRONICI 14 giugno 2010 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a
DettagliCalcolatori Elettronici B a.a. 2004/2005
Calcolatori Elettronici B a.a. 2004/2005 Tecniche di Controllo: Esercizi Massimiliano Giacomin Calcolo CPI e Prestazioni nei sistemi a singolo ciclo e multiciclo ) Calcolo prestazioni nei sistemi a singolo
DettagliUn quadro della situazione. Cosa abbiamo fatto. Lezione 29 La Pipeline. Dove stiamo andando.. Perché: Università degli Studi di Salerno
Un qadro della sitazione Lezione 29 La Pipeline Vittorio Scarano Architettra Corso di Larea in Informatica Università degli Stdi di Salerno Inpt/Otpt emoria Principale Sistema di Interconnessione istri
DettagliCPU a singolo ciclo. Lezione 18. Sommario. Architettura degli Elaboratori e delle Reti
Architettura degli Elaboratori e delle Reti Lezione 18 CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 18 1/2 Sommario!
DettagliL'architettura del processore MIPS
L'architettura del processore MIPS Piano della lezione Ripasso di formati istruzione e registri MIPS Passi di esecuzione delle istruzioni: Formato R (istruzioni aritmetico-logiche) Istruzioni di caricamento
DettagliCALCOLATORI ELETTRONICI 27 giugno 2017
CALCOLATORI ELETTRONICI 27 giugno 2017 NOME: COGNOME: MATR: Scrivere nome, cognome e matricola chiaramente in caratteri maiuscoli a stampa 1 Di seguito è riportato lo schema di una ALU a 32 bit in grado
DettagliArchitettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock. Prof. Andrea Sterbini
Architettura degli Elaboratori Lez. 8 CPU MIPS a 1 colpo di clock Prof. Andrea Sterbini sterbini@di.uniroma1.it Argomenti Progetto della CPU MIPS a 1 colpo di clock - Istruzioni da implementare - Unità
DettagliCALCOLATORI ELETTRONICI 20 gennaio 2012
CALCOLATORI ELETTRONICI 20 gennaio 2012 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si disegni lo schema di un flip-flop master-slave S-R sensibile ai fronti di salita
DettagliCALCOLATORI ELETTRONICI 9 settembre 2011
CALCOLATORI ELETTRONICI 9 settembre 2011 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche AND, OR e NOT la funzione combinatoria (a
DettagliRichiami sull architettura del processore MIPS a 32 bit
Caratteristiche principali dell architettura del processore MIPS Richiami sull architettura del processore MIPS a 32 bit Architetture Avanzate dei Calcolatori Valeria Cardellini E un architettura RISC
DettagliCALCOLATORI ELETTRONICI 9 gennaio 2013
CALCOLATORI ELETTRONICI 9 gennaio 2013 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a
DettagliCALCOLATORI ELETTRONICI 15 giugno 2015
CALCOLATORI ELETTRONICI 15 giugno 2015 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a
DettagliCPU a singolo ciclo. Lezione 18. Sommario. Architettura degli Elaboratori e delle Reti. Proff. A. Borghese, F. Pedersini
Architettura degli Elaboratori e delle Reti Lezione 8 CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 8 /33 Sommario! La
DettagliL unità di controllo di CPU a singolo ciclo
L unità di controllo di CPU a singolo ciclo Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 4.2, 4.4, D,
DettagliRichiami sull architettura del processore MIPS a 32 bit
Richiami sull architettura del processore MIPS a 32 bit Architetture Avanzate dei Calcolatori Valeria Cardellini Caratteristiche principali dell architettura del processore MIPS E un architettura RISC
DettagliL unità di controllo di CPU a singolo ciclo
L unità di controllo di CPU a singolo ciclo Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 4.2, 4.4, D1,
DettagliCALCOLATORI ELETTRONICI 27 marzo 2018
CALCOLATORI ELETTRONICI 27 marzo 2018 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si implementi per mezzo di porte logiche di AND, OR e NOT la funzione combinatoria (a
DettagliCalcolatori Elettronici
Calcolatori Elettronici CPU multiciclo: esercizi Massimiliano Giacomin 1 Prima tipologia di esercizi: valutazione delle prestazioni 2 Specchio riassuntivo su prestazioni e CPI 0) In generale: T esecuzione
DettagliCALCOLATORI ELETTRONICI 29 giugno 2015
CALCOLATORI ELETTRONICI 29 giugno 2015 NOME: COGNOME: MATR: Scrivere nome, cognome e matricola chiaramente in caratteri maiuscoli a stampa 1. Relativamente al confronto tra le implementazioni del processore
DettagliCalcolatori Elettronici B a.a. 2006/2007
Calcolatori Elettronici B a.a. 26/27 Tecniche di Controllo: Esercizi Massimiliano Giacomin Due tipologie di esercizi Calcolo delle prestazioni nei sistemi a singolo ciclo e multiciclo (e confronto) Implementazione
DettagliUn quadro della situazione. Cosa abbiamo fatto. Lezione 30 Valutazione delle Prestazioni. Dove stiamo andando.. Perché:
Un quadro della situazione Lezione 3 Valutazione delle Prestazioni Vittorio Scarano rchitettura Corso di Laurea in Informatica Università degli Studi di Salerno Input/Output Sistema di Interconnessione
DettagliCalcolatori Elettronici
Calcolatori Elettronici RETI LOGICHE: RETI SEQUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE Nelle reti combinatorie le uscite dipendono solo dall ingresso Þ impossibile far dipendere
DettagliCalcolatori Elettronici B a.a. 2005/2006
Calcolatori Elettronici B a.a. 25/26 Tecniche Pipeline: Elementi di base assimiliano Giacomin Reg[IR[2-6]] = DR Dal processore multiciclo DR= em[aluout] em[aluout] =B Reg[IR[5-]] =ALUout CASO IPS lw sw
DettagliArchitettura degli elaboratori CPU a ciclo singolo
Architettura degli elaboratori CPU a ciclo singolo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo
DettagliCalcolatori Elettronici
Calcolatori Elettronici Tecniche Pipeline: Elementi di base Massimiliano Giacomin 1 Esecuzione delle istruzioni MIPS con multiciclo: rivisitazione - esame dell istruzione lw (la più complessa) - in rosso
DettagliIl processore: unità di elaborazione
Il processore: unità di elaborazione Architetture dei Calcolatori (lettere A-I) Progettazione dell unità di elaborazioni dati e prestazioni Le prestazioni di un calcolatore sono determinate da: Numero
DettagliCalcolatori Elettronici B a.a. 2007/2008
Calcolatori Elettronici B a.a. 27/28 Tecniche Pipeline: Elementi di base assimiliano Giacomin Reg[IR[2-6]] = DR Dal processore multiciclo DR= em[aluout] em[aluout] =B Reg[IR[5-]] =ALUout CASO IPS lw sw
DettagliCalcolatori Elettronici B a.a. 2007/2008
Calcolatori Elettronici B a.a. 27/28 Tecniche di Controllo Massimiliano Giacomin Schema del processore (e memoria) Durante l esecuzione di un programma applicativo Pa, i circuiti interpretano le istruzioni
DettagliCalcolatori Elettronici B a.a. 2006/2007
Calcolatori Elettronici B a.a. 26/27 Tecniche di Controllo Massimiliano Giacomin Schema del processore (e memoria) Durante l esecuzione di un programma applicativo Pa, i circuiti interpretano le istruzioni
DettagliProgetto CPU a singolo ciclo
Architettura degli Elaboratori e delle Reti Progetto CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Informatica Università degli Studi di Milano 1/50 Sommario! La CPU! Sintesi di
DettagliCALCOLATORI ELETTRONICI A 25 gennaio 2011
CALCOLATORI ELETTRONICI A 25 gennaio 2011 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Supponendo di avere a disposizione dei sommatori full adder (3 ingressi e due uscite)
DettagliProcessore. Memoria I/O. Control (Parte di controllo) Datapath (Parte operativa)
Processore Memoria Control (Parte di controllo) Datapath (Parte operativa) I/O Parte di Controllo La Parte Controllo (Control) della CPU è un circuito sequenziale istruzioni eseguite in più cicli di clock
DettagliProcessore. Memoria I/O. Control (Parte di controllo) Datapath (Parte operativa)
Processore Memoria Control (Parte di controllo) Datapath (Parte operativa) I/O Memoria La dimensione del Register File è piccola registri usati per memorizzare singole variabili di tipo semplice purtroppo
DettagliCalcolatori Elettronici B a.a. 2006/2007
Calcolatori Elettronici B a.a. 2006/2007 RETI LOGICHE: RICHIAMI Massimiliano Giacomin 1 Due tipi di unità funzionali Elementi di tipo combinatorio: - valori di uscita dipendono solo da valori in ingresso
DettagliCPU a ciclo multiplo
Architettura degli Elaboratori e delle Reti Lezione CPU a ciclo multiplo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L /9 Sommario! I problemi
DettagliL unità di controllo di CPU multi-ciclo. Sommario
L unità di controllo di CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezione C3 1/24
DettagliCorso di Architettura (Prof. Scarano) 09/06/2002
Lezione 3 La pipeline Vittorio Scarano rchitettra orso di Larea in Informatica Università degli Stdi di Salerno 2 Organizzazione della lezione La pipeline il concetto alcni problemi (le criticità) e le
DettagliCalcolatori Elettronici B a.a. 2005/2006
Calcolatori Elettronici B a.a. 25/26 Tecniche di Controllo Massimiliano Giacomin Architetture descrivono il calcolatore a diversi livelli di astrazione Livello del linguaggio specializzato Ls Traduzione
DettagliProgettazione dell unità di elaborazioni dati e prestazioni. Il processore: unità di elaborazione. I passi per progettare un processore
Il processore: unità di elaborazione Architetture dei Calcolatori (lettere A-I) Progettazione dell unità di elaborazioni dati e prestazioni Le prestazioni di un calcolatore sono determinate da: Numero
DettagliUna CPU multi-ciclo. Sommario
Una CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano 1/3 http:\\homes.dsi.unimi.it\ borghese Sommario I problemi della
DettagliCPU (2) 2 CPU (2) 3 CPU (2) 4
pproccio lticiclo rchitettre dei Calcolatori l Processore () Prof. Francesco Lo Presti Sddividere l eseczione di na istrzione in pi passi (steps) Fetch, ecode, ecte, emory ccess, ack Ogni passo richiede
DettagliCPU pipeline hazards
Architettura degli Elaboratori e delle Reti Lezione 23 CPU pipeline hazards Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 23 /24 Sommario!
DettagliProcessore. Memoria I/O. Control (Parte di controllo) Datapath (Parte operativa)
Processore Memoria Control (Parte di controllo) Datapath (Parte operativa) I/O Memoria La dimensione del Register File è piccola registri usati per memorizzare singole variabili di tipo semplice purtroppo
DettagliIl set istruzioni di MIPS Modalità di indirizzamento. Proff. A. Borghese, F. Pedersini
Architettura degli Elaboratori e delle Reti Il set istruzioni di MIPS Modalità di indirizzamento Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
DettagliArchitettura degli elaboratori - II Le architetture multi-ciclo
Architettura degli elaboratori - II Le architetture multi-ciclo Prof. Alberto Borghese Dipartimento di Informatica alberto.borghese@unimi.it Università degli Studi di Milano 1/41 Sommario Principi ispiratori
DettagliUnità di controllo della pipeline
Unità di controllo della pipeline Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento al Patterson: 6.3 /5 Sommario La CPU
DettagliIl set istruzioni di MIPS Modalità di indirizzamento. Proff. A. Borghese, F. Pedersini
Architettura degli Elaboratori e delle Reti Il set istruzioni di MIPS Modalità di indirizzamento Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 28/29 CPU multiciclo Massimiliano Giacomin Esempi di processori che usano controllo a singolo ciclo: NESSUNO! Perché? Periodo di clock: abbastanza lungo per garantire la
DettagliCPU a ciclo multiplo
Architettura degli Elaboratori e delle Reti Lezione CPU a ciclo multiplo Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione Università degli Studi di Milano L 1/8 Sommario! I problemi
DettagliLinguaggio macchina e register file
Linguaggio macchina e register file Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@di.unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 4.2, 4.4,
DettagliL unità di controllo di CPU a singolo ciclo. Sommario
L unità di controllo di CPU a singolo ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 4.2,
DettagliArchitettura degli elaboratori CPU a ciclo singolo
Architettura degli elaboratori CPU a ciclo singolo Prof. Alberto Borghese Dipartimento di Informatica borghese@di.unimi.it Università degli Studi di Milano iferimento sul Patterson: capitolo 4.2, 4.4,
DettagliCalcolatori Elettronici A a.a. 2008/2009
Calcolatori Elettronici A a.a. 2008/2009 RETI LOGICHE: RETI SEUENZIALI Massimiliano Giacomin 1 LIMITI DELLE RETI COMBINATORIE e RETI SEUENZIALI Le reti combinatorie sono senza retroazione: il segnale di
DettagliL unità di controllo di CPU multi-ciclo
L unità di controllo di CPU multi-ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione alberto.borghese@unimi.it Università degli Studi di Milano Riferimento sul Patterson: Sezione D3
DettagliArchitettura della CPU multi-ciclo
Architettura della CPU multi-ciclo Architettura degli Elaboratori e delle Reti, Turno I Alberto Borghese Università degli Studi di Milano Dipartimento di Scienze dell Informazione email: borghese@dsi.unimi.it
DettagliEsercitazione del 05/05/ Soluzioni
Esercitazione del 05/05/2005 - Soluzioni Una CPU a ciclo singolo richiede un ciclo di clock di durata sufficiente a permettere la stabilizzazione del circuito nel caso dell istruzione più complicata (con
DettagliProgetto CPU (ciclo singolo)
Progetto CPU (ciclo singolo) Salvatore Orlando Arch. Elab. - S. Orlando 1 Processore: Datapath & Control Possiamo finalmente vedere il progetto di un processore MIPS-like semplificato Semplificato in modo
DettagliCPU a singolo ciclo: l unità di controllo, esecuzione istruzioni tipo J
Architettura degli Elaboratori e delle Reti Lezione 9 CPU a singolo ciclo: l unità di controllo, esecuzione istruzioni tipo J Proff. A. Borghese, F. Pedersini Dipartimento di Scienze dell Informazione
DettagliElementi base per la realizzazione dell unità di calcolo
Elementi base per la realizzazione dell unità di calcolo Memoria istruzioni elemento di stato dove le istruzioni vengono memorizzate e recuperate tramite un indirizzo. ind. istruzione Memoria istruzioni
DettagliSia per la II prova intercorso che per le prove di esame è necessaria la PRENOTAZIONE
Seconda Prova Intercorso ed Esami di Febbraio Lezione 24 Valutazione delle Prestazioni Vittorio Scarano rchitettura Corso di Laurea in Informatica Università degli Studi di Salerno Seconda prova intercorso:
DettagliLa CPU a singolo ciclo
La CPU a singolo ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 5 (fino a 5.4) 1/44 Sommario
DettagliCALCOLATORI ELETTRONICI 15 luglio 2014
CALCOLATORI ELETTRONICI 15 luglio 2014 NOME: COGNOME: MATR: Scrivere chiaramente in caratteri maiuscoli a stampa 1. Si disegni lo schema di un flip-flop master-slave sensibile ai fronti di salita e se
DettagliUniversità degli Studi di Cassino
Corso di Data path multiciclo Anno Accademico 2007/2008 Francesco Tortorella Problemi dell implementazione singolo ciclo Arithmetic & Logical PC Inst Memory Reg File mux ALU mux setup Load PC Inst Memory
DettagliUn quadro della situazione. Lezione 28 Il Processore: unità di controllo (2) Dove siamo nel corso. Organizzazione della lezione. Cosa abbiamo fatto
Un quadro della situazione Lezione 28 Il Processore: unità di lo (2) Vittorio Scarano rchitettura Corso di Laurea in Informatica Università degli Studi di Salerno Input/Output Sistema di Interconnessione
DettagliProgetto CPU (ciclo singolo) Salvatore Orlando
Progetto CPU (ciclo singolo) Salvatore Orlando Arch. Elab. - S. Orlando 1 Processore: Datapath & Control Possiamo finalmente vedere il progetto di un processore MIPS-like semplificato Semplificato in modo
DettagliLa CPU a singolo ciclo
La CPU a singolo ciclo Prof. Alberto Borghese Dipartimento di Scienze dell Informazione borghese@dsi.unimi.it Università degli Studi di Milano Riferimento sul Patterson: capitolo 5 (fino a 5.4) /46 Sommario
DettagliArchitettura dei calcolatori e sistemi operativi. Il processore Capitolo 4 P&H
Architettura dei calcolatori e sistemi operativi Il processore Capitolo 4 P&H 4. 11. 2015 Sommario Instruction Set di riferimento per il processore Esecuzione delle istruzioni Struttura del processore
DettagliUn quadro della situazione. Lezione 15 Il Set di Istruzioni (2) Le operazioni e gli operandi. Dove siamo nel corso. Cosa abbiamo fatto
Un quadro della situazione Lezione 15 Il Set di Istruzioni (2) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Input/Output Sistema di Interconnessione Registri
DettagliLezione 29 Il processore: unità di controllo (2)
Lezione 29 Il processore: unità di lo (2) Vittorio Scarano Architettura Corso di Laurea in Informatica Università degli Studi di Salerno Organizzazione della lezione 2 Un riepilogo: ruolo della unità di
DettagliGestione degli hazard
Gestione degli hazard etodologie di progettazione Hardware/Software- LS Ing. Informatica Limiti alla eseczione pipeline: i conflitti ( Hazard ) I conflitti (Hazard) impediscono che na istrzione venga esegita
DettagliIl Processore: l Unità di Controllo Principale Barbara Masucci
Architettura degli Elaboratori Il Processore: l Unità di Controllo Principale Barbara Masucci Punto della situazione Ø Abbiamo visto come costruire l Unità di Controllo della ALU per il processore MIPS
DettagliImplementazione semplificata
Il processore 168 Implementazione semplificata Copre un sottoinsieme limitato di istruzioni rappresentative dell'isa MIPS aritmetiche/logiche: add, sub, and, or, slt accesso alla memoria: lw, sw trasferimento
DettagliProgetto CPU a singolo ciclo
Architettura degli Elaboratori e delle Reti Progetto CPU a singolo ciclo Proff. A. Borghese, F. Pedersini Dipartimento di Informatica Università degli Studi di Milano 1/60 Sommario v La CPU v Sintesi di
DettagliArchitettura degli Elaboratori
Architettura degli Elaboratori Linguaggio macchina e assembler (caso di studio: processore MIPS) slide a cura di Salvatore Orlando, Marta Simeoni, Andrea Torsello Architettura degli Elaboratori 1 1 Istruzioni
DettagliLezione 20. della CPU MIPS. Prof. Federico Pedersini Dipartimento di Informatica Università degli Studi di Milano
Architettura degli Elaboratori Lezione 20 ISA (Instruction Set Architecture) della CPU MIPS Prof. Federico Pedersini Dipartimento di Informatica Università degli Studi di Milano L16-20 1/29 Linguaggio
DettagliRappresentazione dell informazione
Rappresentazione dell informazione Codifica dei numeri Rappresentazioni in base 2, 8, 10 e 16 Rappresentazioni M+S, C1 e C2 Algoritmi di conversione di base Algoritmi di somma, moltiplicazione e divisione
DettagliLezione 20. della CPU MIPS. Prof. Federico Pedersini Dipartimento di Informatica Università degli Studi di Milano
Architettura degli Elaboratori Lezione 20 ISA (Instruction Set Architecture) della CPU MIPS Prof. Federico Pedersini Dipartimento di Informatica Università degli Studi di Milano L16-20 1/29 Linguaggio
Dettagli