Architettura dei sistemi di elaborazione (La memoria parte 3)

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1 Architettura dei sistemi di elaborazione (La memoria parte 3)

2 Memoria Principale Contiene i programmi che la CPU esegue e i dati cui la stessa CPU può accedere direttamente. Tecnologia di implementazione: elettronica Assicura accesso casuale Accessibile in lettura/scrittura L informazione scompare se viene meno la tensione di alimentazione. E veloce e di grande capacità (decine-centinaia di Mbyte). Genericamente parlando, viene indicata come RAM (Random Access Memory). Viene divisa in SRAM e DRAM a seconda della modalità (statica o dinamica) in cui l informazione viene memorizzata.

3 Memoria Principale - Struttura Alberto Ferrari

4 Memoria Principale - Organizzazione Tre modi possibili di organizzare una RAM di 96 bits

5 Memoria Principale - Organizzazione Dimensioni delle celli di memoria di alcune architetture commerciali «storiche»

6 Codici rivelatori di errore errore TX Trasmettitore Collegamento RX Ricevitore Per rivelare errori di trasmissione il sistema che invia dati introduce ridondanza nelle informazioni trasmesse. Codice (n, k) con n> k => codice con parole di lunghezza n di cui k bit di informazione Un codice rivelatore di errore ha la proprietà che la generazione di un errore su una parola appartenente al codice produce una parola non appartenente al codice Si definisce peso di un errore il numero di bit corrotti durante la trasmissione In sistemi binari ho due soli casi di errore Trasmetto 0 Ricevo 1 Trasmetto 1 Ricevo 0

7 Codici rivelatori di errore Si definisce distanza di Hamming d(x,y) fra due parole (x,y) di un codice (C) il numero di posizioni (bit) per cui differiscono d( 10010, ) = 4 d( 11010, ) = 2 La distanza minima di un codice e allora d min = min(d(x,y)) per ogni x e y appartenenti a C e diversi tra loro Un codice a distanza minima d e capace di rivelare errori di peso <= d-1

8 Codice di parità (distanza min. 2) Posso costruire un codice a d min pari a 2 utilizzando le seguenti espressioni: d 1 + d 2 + d d n + p = 0 parità oppure d 1 + d 2 + d d n + p = 1 disparità Dove n è il numero di bit usati per rappresentare in binario gli oggetti (informazione), + e l operatore di somma modulo 2 e p il bit di parita da aggiungere a quelli di informazione per costruire parole del codice (CODIFICA) Bits di informazione Parità Disparità E un codice di distanza minima pari a 2 che permette di rivelare errori di peso 1 (single error)

9 Codice di parità (distanza min. 2) Bits di informazione inviati Bits di informazione ricevuti Sistema trasmissione Gen. parità Bit di parità parità ricevuta Verifica parità Segnale di errore I 1 + I 2 + I 3 + p = 0 I 1 + I 2 + I 3 + p =? Se pari a 0 non ci sono stati singoli errori Se pari a 1 si è verificato un singolo errore Es. devo trasmettere l informazione 101 Il generatore di parità calcola il bit di parità p = 0 cioè p = 0 e trasmetto 1010 Il ricevitore riceve 1110 ne verifica la parità = 1 <> da 0 quindi si è verificato un errore Se avessi ricevuto 1111 => = 0 tutto OK?, niente singoli errori!! (I doppi sono sfuggiti al check)

10 Codici correttori di errore E un codice capace di correggere gli errori generati durante la trasmissione Dato un codice a distanza minima d esso ha una capacita di correzione di errori di peso <= INTINF((d-1)/2) Quindi un codice a distanza minima 3 può correggere errori di peso = d =

11 Codici di correzione e rivelazione d = Un codice a distanza minima 4 può correggere errori di peso 1 (single error) e rivelare errori di peso 2 (double error). In alternativa puo rivelare errori di peso <= d =

12 Controllo di parità e correzione di errore Numero di bits necessari per correggere un errore singolo

13 Circuito EDAC (Error Detection And Correction) Bits di informazione inviati Bits di informazione ricevuti Sistema trasmissione Generatore di chek bits (Encoder) p4 = I5 + I6 + I7 Bits di parità Controllo dei chek bits (Decoder) Segnale di errore p2 = I3 + I6 + I7 p1 = I3 + I5 + I7 S4 = p4 + I5 + I6 + I7 S2 =p2 + I3 + I6 + I7 Sindrome S1 = p1+ I3 + I5 + I7 Somma modulo 2 Se i tre bit di sindrome sono pari a 0 non ci sono stati errori altrimenti il loro valore da la posizione del bit errato

14 Memoria principale byte ordering (a) Big endian MSB alla fine (b) Little endian LSB alla fine

15 Memoria principale byte ordering (a) e (b): Esempi di memorizzazione di stringhe di testo su architetture big e little endian (c) e (d): Effetti del trasferimento

16 Memoria Principale - Packaging Esempi di singolo modulo inline da 256 MB di memoria Equipaggia 2 chip di controllo

17 Memoria Principale - Realizzazione Schematizazione dello spazio di memoria diviso in blocchi contigui di dimensione C (celle) e realizzazione circuitale. I due bit più significativi dell indirizzo vengono decodificati per selezionare l integrato corrispondente a uno dei blocchi di dimensione C. Le restanti log 2 C linee del bus degli indirizzi vengono collegate ai piedini corrispondenti sugli integrati.

18 Memoria Principale - Realizzazione Struttura interna di ciascun blocco di dimensione C=2 N

19 Memoria Principale RAM statica Schema di principio di un bit di memoria RAM statica (SRAM): Il singolo flip-flop si realizza con 4 o 6 transistor, quindi su piccola o media scala con tempi di accesso piuttosto bassi (da qualche nsec a un centinaio). L assorbimento di potenza non è trascurabile, specialmente per i tipi più veloci, per cui le memorie SRAM sono utilizzate per realizzare i registri della CPU e memorie di piccole dimensioni come la cache.

20 Memoria Principale RAM dinamica Nelle memorie RAM dinamiche (DRAM) l informazione è rappresentata attraverso la carica immagazzinata in un condensatore integrato MOS. E richiesto un solo transistore per bit; la capacità viene ricavata sulla struttura del transistore stesso, ottimizzando lo spazio occupato. Linea dati Linea indirizzi Condensatore carico: 1 Condensatore scarico: 0 50pC La carica si esaurisce in pochi millisecondi, per cui deve esserci un operazione periodica di refresh (lettura e riscrittura) eseguita da un circuito interno alla memoria stessa. Questo comporta un certo dispendio di energia e rendono più lenta la memoria (in fase di refresh l accesso è negato).