Soluzione Esercizio 1

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1 Esercizio 1 Si consideri un rappresentazione binaria in virgola mobile a 20 bit denominata ALFA, di cui si usa (nell ordine da sinistra a destra) 1 per il segno (0=positivo), 7 per l esponente, che è rappresentato in eccesso a 64, e 12 per la parte frazionaria della mantissa. Quando l esponente è diverso da , la mantissa è normalizzata tra 1 e 2. Quando invece vale , la mantissa è compresa tra 0 e 1 e si rappresentano numeri denormalizzati, con esponente fisso a -63. A. Indicare il più piccolo e il più grande numero positivo che è possibile esprimere nella notazione ALFA e i numerali che li rappresentano; B. Dato il numero n rappresentato in eccesso a 2 19 dalla stringa esadecimale 77CFX (dove X è l ultima cifra del vostro numero di matricola) rappresentarlo nella notazione ALFA e indicare l eventuale errore assoluto che si commette; C. Rappresentare nella notazione ALFA il numero m = n 2 88 e indicare l eventuale errore assoluto che si commette; D. Indicare se esiste una notazione in virgola mobile a 16 bit che abbia un intervallo di rappresentazione più grande della notazione ALFA.

2 Soluzione Esercizio 1 ALFA = SEGNO:1, ESP:7 (ecc. 64), MANT:12 Denormalizzati: MANT= , ESP=-63. A. Indicare il più piccolo e il più grande numero positivo che è possibile esprimere nella notazione ALFA e i numerali che li rappresentano MAX = = 2 63 MIN = = = 2-75 B. Dato il numero n rappresentato in eccesso a 2 19 dalla stringa esadecimale 77CFX rappresentarlo nella notazione ALFA e indicare l eventuale errore assoluto che si commette. Con X=3: (ECCESSO a 2 19 ) = (COMPLEMENTO a 2) = -( )=-2 15 (1, ) Nella notazione ALFA = Errore = 2 15 (0, ) = = 5

3 Soluzione Esercizio 1 ALFA = SEGNO:1, ESP:7 (ecc. 64), MANT:12 Denormalizzati: MANT= , ESP=-63. C. Rappresentare nella notazione ALFA il numero m = n 2 88 e indicare l eventuale errore assoluto che si commette; m = (1, ) 2 88 = = (1, ) = = (1, ) = = (0, ) = Nella notazione ALFA = Errore=2-63 (0, ) = D. Indicare se esiste una notazione in virgola mobile a 16 bit che abbia un intervallo di rappresentazione più grande della notazione ALFA. SI, per esempio: SEGNO:1, ESP:8 (ecc. 128), MANT:7

4 Esercizio 2 Fornire lo schema di un circuito sequenziale che implementa un timer a 4 bit, utilizzando half-adder, full-adder e flip-flop. Tale circuito ha un segnale di controllo (S), un segnale di clock a 1Hz (K), 4 linee di ingresso (X 3 X 2 X 1 X 0 ) e una sola linea di uscita (Z). Quando S=1 il circuito memorizza in un registro il numero binario n presente sugli ingressi. Se n=0 l uscita Z vale 1 altrimenti vale 0. Quando S=0 il contenuto del registro viene decrementato ogni secondo di 1. Quando il registro arriva a zero, l uscita Z va a 1 e il registro non viene ulteriormente decrementato e mantiene il valore di zero. Illustrare concisamente il funzionamento del circuito e specificare il valore di uscita di ciascuna componente quando il registro si trova a 0001 e S=0.

5 Possible soluzione circuitale Esercizio 2

6 Esercizio 3 Un microprocessore embedded a 8 bit deve comunicare mediante un bus parallelo con una RAM di 64B, una ROM di 64B e, tramite due schede PIO, con 6 dispositivi di I/O memory mapped. A. Definire gli spazi di indirizzamento dei vari dispositivi a disposizione supponendo di poter utilizzare tutti gli 8 bit per specificare gli indirizzi; B. indicare come è possibile ottenere con porte logiche i corretti segnali di chip select a partire dalle linee del bus degli indirizzi; C. indicare come è possibile semplificare i circuiti determinati al punto B con una decodifica parziale degli indirizzi.

7 Soluzione esercizio 3 RAM: 64 (2 6 ) indirizzi da a Identificabile da i primi 2 bit pari a 00 ROM: 64 (2 6 ) indirizzi da a Identificabile da i primi 2 bit pari a 10 Prima PIO: 4 indirizzi da a Identificabile da i primi 6 bit pari a Seconda PIO: 4 indirizzi da a Identificabile da i primi 6 bit pari a

8 Soluzione esercizio 3 RAM: 64 (2 6 ) indirizzi da a Distinguibile dagli altri per il primo bit pari a 00 ROM: 64 (2 6 ) indirizzi da a Distinguibile dagli altri per i primi 2 bit pari a 10 Prima PIO: 4 indirizzi da a Distinguibile dagli altri per i primi 2 bit pari a 11 Seconda PIO: 4 indirizzi da a Distinguibile dagli altri per i primi 2 bit pari a 01 soluzione circuitale

9 Soluzione circuitale esercizio 3

10 Esercizio 4 Con riferimento ai codici a rilevazione e correzione di errore, indicare se le seguenti affermazioni sono vere o false. Se due codifiche hanno una distanza di Hamming pari a 3 allora sono necessari 3 errori di un bit per convertire una codifica nell'altra. VERO L'inserimento di 1 bit di controllo introduce in qualsiasi codice una distanza di Hamming (almeno) pari a 2. VERO Per poter correggere 5 errori di 1 bit in una codice occorre una distanza di Hamming pari a 11. VERO Un errore su 3 bit per un codice con distanza di Hamming pari a 5 non può essere corretto. VERO Per essere in grado di rilevare 4 errori di 1 bit in un codice occorre una distanza di Hamming pari a 5. VERO Il numero di bit di controllo in un codice a correzione di errore singolo aumenta con la lunghezza complessiva della codifica. VERO Due codifiche di un codice con distanza di Hamming pari a n possono trovarsi a distanza di Hamming maggiore di n. VERO In un codice con bit di parità si può rilevare anche un errore commesso sul bit di parità. VERO

11 Esercizio 5 Si consideri un bus sincrono che lavora a 50 Mhz con linee separate per dati e indirizzi dotato dei segnali di controllo MREQ, RD e WAIT e una memoria con un tempo di risposta di 40nsec dal momento in cui gli indirizzi sono stabili; indicare se le seguenti affermazioni sono vere o false. In condizioni ideali, per garantire una lettura in memoria, il segnale di WAIT deve rimanere asserito per 1 periodo di clock. VERO In condizioni ideali, i dati saranno disponibili presso il master dopo 50nsec. VERO Complessivamente, una transazione di lettura dura 50nsec. FALSO In condizioni ideali, se si usa una memoria con un tempo di risposta di 25nsec, non è necessario asserire WAIT. VERO In condizioni ideali, se la frequenza si dimezza, i dati saranno disponibili presso il master dopo 60nsec. VERO In condizioni ideali, se la frequenza si raddoppia, i dati saranno disponibili presso il master dopo 45nsec. VERO Una transizione di lettura da una memoria con un tempo di risposta di 65nsec dura 80nsec. VERO Il bus PCI Express è sincrono. FALSO

12 Esercizio 6 Si consideri una CPU con architettura RISC, 10 stati di pipeline e un clock di 2 Ghz e si supponga di lavorare in condizioni ideali; indicare se le seguenti affermazioni sono vere o false. In condizioni ideali si completa a regime una istruzione ogni mezzo nsec. VERO Il tempo di esecuzione di una istruzione è di 10 nsec. FALSO Se la frequenza di clock scende a 1,5 Ghz il tempo di esecuzione di una istruzione diminuisce. FALSO Se nella pipeline si aggiunge uno stadio l'ampiezza di banda della CPU diminuisce. FALSO In condizioni ideali un programma di 11 istruzioni richiede 10 nsec per essere eseguito. VERO Se nella pipeline si eliminano due stadi il tempo di esecuzione di un'istruzione si riduce di un nsec. VERO La latenza della CPU è di 5 nsec. VERO L'ampiezza di banda della CPU è di 2000 MIPS. VERO

13 Esercizio 7 Si consideri un'unità disco RAID di 200GB (spazio utilizzabile di memoria fisica) e con blocchi (strip) di 512 KB; indicare se le seguenti affermazioni sono vere o false. In un RAID di livello 0 con 4 dischi, ogni disco è da 50GB. VERO In un RAID di livello 1, ho bisogno di una capacità di memoria totale di 400GB. VERO In un RAID di livello 1 con 4 dischi, ogni disco è da 100GB. VERO In un RAID di livello 4 con 5 dischi, ogni disco è da 50GB. VERO In un RAID di livello 3, se si rompe il disco di parità è comunque possibile recuperare i dati. VERO In un RAID di livello 5 con 5 dischi, ogni disco è da 50GB. VERO In un RAID di livello 5 con dischi da 50GB, ho bisogno di una capacità di memoria totale di 250GB. VERO Il RAID di livello 2 lavora su bit invece che su strip. VERO