Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 11 settembre 2006

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1 Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 11 settembre 2006 a.a. 2005/ (punti 2) Considerare i seguenti quattro numeri interi rappresentati in complemento a 2 su 16 bit: i ii iii iv (a) Qual è il minimo? (b) Qual è il massimo? (c) Quali delle seguenti operazioni non danno overflow? i. i + ii ii. ii + iii iii. iii + iv iv. iv + i 2. (punti 2) Supporre di usare il seguente codice con configurazione di espansione per rappresentare le 26 lettere dell alfabeto inglese: formato a 2 bit, usato per codificare le lettere A, E, O formato a 5 bit con configurazione di espansione 11, usato per codificare le lettere I, L, N, R, S, T, U formato a 9 bit con configurazione di espansione 11111, usato per codificare le restanti lettere. (a) Quante sono le configurazioni di 2 bit non valide? (b) Quante sono le configurazioni di 5 bit non valide? (c) Quanti bit sono necessari per codificare la parola TATTO? (d) Dire quali delle seguenti configurazioni sono valide: i. 00 ii iii iv (punti 2) Considerare un codice di Hamming a 6 bit di lunghezza, dove ogni configurazione è della forma e dove d 2 d 1 p 2 d 0 p 1 p 0 il bit di parità p 0 controlla i bit di dato d 0 e d 1 ; il bit di parità p 1 controlla i bit di dato d 0 e d 2 ; il bit di parità p 2 controlla i bit di dato d 1 e d 2. (a) Qual è la ridondanza del codice? 1

2 (b) Quali delle seguenti configurazioni sono valide? i ii iii iv (c) Correggere le seguenti configurazioni non valide, supponendo che per ognuna un solo bit sia stato alterato. i ii iii iv (punti 3) Considerare il codice in virgola mobile che usa il seguente formato su 16 bit: S E M dove S è il bit di segno, E sono gli 8 bit dell esponente rappresentato in eccesso 128 ed M sono i 7 bit della mantissa m, con 1 m < 2 (quindi la cifra più a sinistra in M corrisponde alla potenza 2 1 ). (a) Qual è l errore che si commette rappresentando il numero con la codifica per difetto? (b) Qual è l errore che si commette rappresentando il numero con la codifica per eccesso? (c) Qual è l errore che si commette rappresentando il numero 515 con la codifica per eccesso? (d) Se n è la decodifica di , qual è la codifica di n/256? 5. (punti 4) Considerare le due seguenti formule booleane u ed r: u = a b c + a b c + a b c + a b c r = a b c + a b c + a b c + a b c (a) Compilare le mappe di Karnaugh corrispondenti alle formule u ed r. (b) Quali sono le formule in forma normale disgiuntiva minimale equivalenti ad u ed r? (c) Le formule u ed r definiscono un modulo FS per la sottrazione tra due numeri naturali che opera su singoli bit (analogo al full-adder per l addizione) nel seguente modo: u calcola il bit risultante della sottrazione a b c, mentre r calcola il bit di prestito (ossia il riporto negativo) che deve essere propagato alla posizione immediatamente successiva. Utilizzando tre moduli F S, completare le connessioni del circuito riportato sul foglio delle risposte per la realizzazione della sottrazione tra numeri naturali su 3 cifre binarie (senza considerare il possibile overflow) in modo che valga la relazione a 2 a 1 a 0 b 2 b 1 b 0 = u 2 u 1 u (punti 4) Considerare la seguente funzione ricorsiva scritta in C: int funz(int n){ int i=0,res=1; for(;i<n;i++) res+=funz(i); return res; } Tradurre funz in assembler VM-2 seguendo le seguenti convenzioni: il passaggio del parametro avviene tramite il registro ACC e il risultato viene depositato nel registro ACC. Il programma non deve contenere più di 23 istruzioni. 7. (punti 2) Considerare un bus di tipo sincrono per il collegamento tra CPU e RAM al quale possono essere connessi altri dispositivi master. La CPU ha una frequenza di clock di 2 GHz (un ciclo di clock in 0.5 ns). Il protocollo del bus prevede un ciclo di clock per l arbitraggio daisy chain, seguito da due o più cicli di clock per il completamento di un operazione di lettura o scrittura. Il protocollo prevede la possibilità per lo slave di chiedere proroghe di uno o più cicli completi, purché la richiesta arrivi al master in tempo (ovvero la richiesta del terzo ciclo deve arrivare prima che si concluda il secondo). La RAM può completare operazioni di lettura o scrittura senza proroghe fino a una frequenza massima del clock del bus di 400 MHz. Il tempo massimo di propagazione dei segnali tra le due estremità del bus è di 0.5 ns. Supporre che, oltre alla CPU, siano connessi altri tre dispositivi master, che la CPU abbia la priorità più alta e che il ritardo di ogni stadio della daisy chain sia non superiore a 0.5 ns. 2

3 (a) Se la frequenza del clock del bus è 400MHz, quanti cicli di clock della CPU intercorrono tra la richiesta e il completamento di un operazione di lettura o scrittura della RAM? (b) Qual è il ritardo della RAM? (c) Se la frequenza del clock del bus è 500MHz, ma la RAM non cambia, quanti cicli di clock della CPU intercorrono tra la richiesta e il completamento di un operazione di lettura o scrittura della RAM? (d) Se la frequenza del clock del bus è 400MHz, quanti dispositivi master possono essere aggiunti oltre a quelli già presenti? (e) Se la frequenza del clock del bus è 500MHz, quanti dispositivi master possono essere aggiunti oltre a quelli già presenti? 8. (punti 3) Supporre che la macchina VM-2 venga estesa per permettere la gestione di interruzioni vettorizzate e che il vettore di interruzione contenga quattro elementi e sia memorizzato a partire dall indirizzo RAM (in esadecimale) 00F come segue: 00F: E : C : 804A 012: 006F Il formato di ogni elemento del vettore è il seguente: i quattro bit più significativi sono quelli di mascheramento (con la solita convenzione 0 = interruzione mascherata) e sono in ordine decrescente di priorità (quindi il bit più significativo corrisponde alla priorità più alta); i restanti bit corrispondono all indirizzo dell interrupt handler. Alla macchina sono collegati sei dispositivi di input-output D i con i = I dipositivi D 2, D 3 e D 4 sono associati al vettore di indirizzo 010, D 5 a quello di indirizzo 012, D 6 a quello di indirizzo 011 e D 1 a quello di indirizzo 00F. (a) Quanti fili wired-or contiene questa estensione della VM-2? (b) Quanti interrupt handler prevede il vettore? (c) Se D 2, D 5, D 6 e D 1 inoltrano simultaneamente una richiesta di interruzione, in quale ordine temporale verranno serviti i dispositivi? (d) Quali sono i dispositivi la cui priorità reciproca deve essere decisa via software dall interrupt handler? 9. (punti 2) Considerare una memoria cache di 2MB con livello di associatività 4, organizzata in linee da 64 bit e collegata a una RAM da 1GB con parole da 32 bit. (a) Quante linee contiene la cache? (b) Da quanti bit è formato il campo tag della cache? (c) Dire quali tra i seguenti indirizzi vengono sempre memorizzati assieme in una stessa linea della cache: i ii iii iv v (d) Dire quali tra i seguenti indirizzi potrebbero corrispondere a una stessa linea della cache: i ii iii iv v (punti 4) Supporre di modificare la macchina VM-1 sostituendo l istruzione JPOS yyy con la nuova BOH? yyy e riutilizzando lo stesso codice operativo 0000 per specificare una serie di azioni diverse. Le nuove microistruzioni che realizzano BOH? sono memorizzate nelle celle di indirizzi 32 e 33 (che quindi sostituiscono quelle usate per la realizzazione di JPOS), nella cella 49 già definita per le istruzioni LODD e LODL e nelle celle libere 83, 84 e 85, come mostrato di seguito (il campo Int è stato omesso in quanto inutilizzato): 3

4 indir. in CS A L U C S R n W M A R M B R D mpx A bus B bus CA bus CA en CD bus CD en D bus m cond 32 xxx xx 11 xx xx 0 xx 0 xx 000 xxxxxxx 33 xxx xx xx xx xx 0 xx 0 xx x xx xx xx xx xx xx 11 1 xx 0 xx 000 xxxxxxx 84 xxx xx 11 xx xx 0 xx 0 xx 000 xxxxxxx 85 xxx xx xx xx xx 0 xx 0 xx Se dopo aver completato il fetch e la decodifica dell istruzione BOH? i seguenti registri contengono i valori iniziali indicati (in base 10): ADR = 127 ACC = 63 M[ADR] = 11 M[ACC] = 15 PC = 12 quali sono i valori (in base 10) contenuti nei seguenti registri e celle di memoria al termine dell esecuzione del microcodice dell istruzione: (a) MAR (b) ADR (c) ACC (d) M[ADR] (e) M[ACC] (f) PC (g) MBR 11. (punti 4) Considerare il seguente programma in assembler VM-R: LDIB R01, LDIW R LOAD R02, R03, R CJMP LE, ADD3 R02,R02,R STOR R02, R03, R ADD3 R03, R03, R JUMP HALT Supponendo che il programma venga eseguito a partire dall istruzione all indirizzo 32768, quale valore in base 10 è contenuto alla fine dell esecuzione nei seguenti registri e celle di memoria: (a) M[32782] (b) R01 (c) R02 (d) R03 (e) M[32778] (f) M[32779] (g) M[32780] (h) M[32781] Addr 4

5 12. (punti 4) Considerare una realizzazione pipeline della macchina VM-R organizzata su 3 stadi (fetch, decode, exec) e con salti (sia condizionali che non) ritardati di un delay slot. Per le istruzioni di salto non condizionale considerare come conclusione dell esecuzione la fase decode (visto che è in questa fase che viene modificato il program counter), mentre per le istruzioni di salto condizionale viene adottata una tecnica di predizione statica, dove F e T indicano la predizione che la condizione di salto sarà rispettivamente falsa e vera. Nel caso in cui la predizione sia esatta l istruzione di salto condizionale viene eseguita senza perdita di cicli di clock, mentre in caso contrario si ha uno stallo di un ciclo di clock. Considerare come conclusione dell esecuzione di un istruzione di salto condizionale la fase exec, indipendentemente dal fatto che la predizione sia esatta o no. Per semplicità di calcolo dei tempi di esecuzione, ipotizzare che ogni accesso alla memoria sia pari a un ciclo di clock della CPU e che l esecuzione di ogni stadio duri sempre un ciclo di clock. Partendo dalla situazione di pipeline vuota e supponendo che inizialmente vcond valga 0, simulare l esecuzione del seguente programma a partire dall indirizzo e per ogni istruzione indicare il numero di cicli di clock che devono trascorrere dall inizio del fetch della prima istruzione prima di poterne vedere il completamento per la prima volta: LDIB R01, LDIB R02, CJMD LT,5,F ADD3 R01,R01,R CJMD LT,3,F SUB3 R02,R02,R JUMD LDIB R02, SCMP R01,R CJMD EQ,2,T SHFT R01,R01, LOAD R01,R01,R02 5

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7 Corso di Architettura dei Calcolatori (I anno) Risposte prova scritta finale 11/9/2006 COGNOME:... NOME: Fare una crocetta sulle risposte ritenute esatte. (a) i ii iii iv (b) i ii iii iv (c) i ii iii iv 2. (a)... (d) Fare una crocetta sulle risposte ritenute esatte. i ii iii iv 3. (a)... (b) Fare una crocetta sulle risposte ritenute esatte. i ii iii iv (c) i.... ii.... iii.... iv (a)... (d) (a) Mappa per u b c a Mappa per r b c a (b) u=... r=... 7

8 (c) a2 b2 a b c FS r u u2 a1 b1 a b c FS r u u1 a0 b0 0 a b c FS r u u0 6. 8

9 7. (a)... (d)... (e) (a)... (d) (a)... (c) Fare una crocetta sulle risposte ritenute esatte. i ii iii iv v (d) Fare una crocetta sulle risposte ritenute esatte. i ii iii iv v 10. (a)... (d)... (e)... (f)... (g) (a)... (d)... (e)... (f)... (g)... (h)... 9

10 12. istruzione ciclo di clock LDIB R01, LDIB R02, CJMD LT,5,F ADD3 R01,R01,R CJMD LT,3,F SUB3 R02,R02,R JUMD LDIB R02, SCMP R01,R CJMD EQ,2,T SHFT R01,R01, LOAD R01,R01,R