Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 3 giugno 2008

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1 Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 3 giugno 28 aa 27/28 COGNOME: NOME: 1 (punti 3) Supponiamo di voler comprimere un file di 199 bit usando una codifica di Huffman per rappresentare configurazioni di 2 o 1 bit Dopo aver suddiviso il file in configurazioni contigue da 2 bit (a parte l ultima configurazione che conterrà necessariamente 1 solo bit, visto che il file ha un numero dispari di bit), constatiamo la seguente distribuzione di configurazioni: n configurazioni del tipo 1: 1 n configurazioni del tipo : 8 n configurazioni del tipo 1: 16 n configurazioni del tipo 1: 7 n configurazioni del tipo 11: 5 Consideriamo il codice di Huffman definito dalla distribuzione data sopra (a) Con quanti bit viene codificata la configurazione 1? (b) Con quanti bit viene codificata la configurazione? (c) Con quanti bit viene codificata la configurazione 1? (d) Con quanti bit viene codificata la configurazione 1? (e) Con quanti bit viene codificata la configurazione 11? (f) Quanti bit contiene il file compresso? 2 (punti 2) Supponiamo di voler codificare in binario i numeri naturali da a 2 nel modo convenzionale (a) Qual è la ridondanza se scegliamo il codice minimale? (b) Se vogliamo poter rilevare 1 errore, qual è la ridondanza minima che deve avere il codice? (c) Se vogliamo poter rilevare 1 o 2 errori con un codice di Hamming, qual è la ridondanza minima che tale codice deve avere? (d) Supponendo di seguire le convenzioni viste a lezione (le posizioni dei bit di parità corrispondono alle potenze di due se si parte a contare le posizioni da 1) e che i bit di dato siano nell ordine usuale (il bit di dato meno significativo è quello più a destra rispetto a tutti gli altri bit di dato), qual è la codifica di 123 nel codice di Hamming per la rilevazione di 1 o 2 errori? 3 (punti 4) Considerare la seguente tavola di verità: i 3 i 2 i 1 i u i 3 i 2 i 1 i u (a) Compilare la mappa di Karnaugh corrispondente alla tavola di verità (b) Calcolare la formula corrispondente alla tavola, in forma normale disgiuntiva minimale (c) Calcolare la formula corrispondente alla tavola, in forma normale congiuntiva minimale 1

2 4 (punti 4) Considerare il seguente circuito sequenziale: D2 MPX Q U2 D1 MPX U1 D MPX U C CK (a) Dato il seguente diagramma che descrive i valori assunti dagli ingressi CK, C, D2, D1 e D al variare del tempo CK C D2 D1 D e supponendo che al tempo le uscite U, U1 ed U2 assumano il valore e che non ci siano ritardi, completare la seguente tabella con i valori assunti dalle uscite Q, U, U1 e U2 CK Q U2 U1 U (b) Sapendo che il ritardo dei multiplexer è non superiore a 5 ns e quello dei flip-flop è non superiore a 1 ns, calcolare la frequenza massima del clock tollerabile dal circuito (suggerimento: la fase critica è la memorizzazione del segnale Q) 2

3 5 (punti 4) Considerare la seguente funzione ricorsiva scritta in C: int fun(int n,int k){ if(n< k< n<k) return -1; if(n==k k==) return 1; return fun(n-1,k-1)+fun(n-1,k); } Tradurre fun in assembler VM-2 rispettando le seguenti convenzioni: il passaggio dei parametri avviene tramite lo stack e il risultato viene depositato nel registro ACC Il programma non deve contenere più di 4 istruzioni 6 (punti 3) Considerare un di tipo sincrono per il collegamento tra CPU e RAM al quale possono essere connessi altri dispositivi master La CPU ha una frequenza di clock di 2 GHz (un ciclo di clock in 5 ns), mentre la frequenza del clock del è di 25 MHz Il protocollo del prevede un ciclo di clock per l arbitraggio daisy chain, seguito da uno o più cicli di clock per il completamento di un operazione di lettura o scrittura Il protocollo prevede la possibilità per lo slave di chiedere proroghe di uno o più cicli completi, purché la richiesta arrivi al master in tempo (ovvero la richiesta del secondo ciclo deve arrivare prima che si concluda il primo) Il tempo massimo di propagazione dei segnali tra le due estremità del è di 5 ns, il ritardo della RAM è non superiore a 2 ns e il ritardo di ogni stadio della daisy chain è non superiore a 5 ns Oltre alla CPU, sono connessi altri due dispositivi master M 1 ed M 2 ; dei tre dispostivi, la CPU è il dispositivo a priorità più alta, mentre M 1 è quello a priorità più bassa Al tempo, M 1 richiede un accesso in lettura alla RAM mentre il non è occupato, dopo 5 ns (a partire dal tempo ) la CPU ed M 2 richiedono un accesso in scrittura alla RAM (a) Dopo quanti ns a partire dalla richiesta verrà conclusa l operazione di accesso alla RAM di M 1? (b) Dopo quanti ns a partire dalla richiesta verrà conclusa l operazione di accesso alla RAM di M 2? (c) Dopo quanti ns a partire dalla richiesta verrà conclusa l operazione di accesso alla RAM della CPU? (d) Qual è il numero massimo di dispositivi master tollerato dal protocollo? 7 (punti 4) Supporre di modificare la macchina VM-1 sostituendo l istruzione LSHF con la nuova BOH riutilizzando lo stesso codice operativo per specificare una serie di azioni diverse Le nuove microistruzioni che realizzano BOH sono memorizzate nelle celle di indirizzi 126 e 127 (che quindi sostituiscono quelle usate per la realizzazione di LSHF) e nelle celle libere 83 e 84, come mostrato di seguito (il campo Int è stato omesso in quanto inutilizzato): indir in CS A L U C S R n W M A R M B R D mpx A B x 1 xx 1 1 xx xx xxxxxxx 127 xxx xx 1 xx xx xx xx xxx 1 1 xx xx xx xx xx xx xxxxxxx x 1 xx 1 xx 1 1 xx 1 1 CA CA en CD CD en D m cond Se dopo aver completato il fetch e la decodifica dell istruzione BOH i seguenti registri e celle di memoria contengono le configurazioni indicate in base 2: IR = ACC = 1 SP = M[SP] = M[SP+1] = quali sono le configurazioni (in base 2) contenute nei seguenti registri immediatamente prima dell esecuzione della fase di fetch dell istruzione che segue BOH? (a) ACC (b) SP (c) MBR (d) ADR Addr 3

4 8 (punti 2) Considerare un sistema di traduzione da indirizzamento virtuale a indirizzamento fisico realizzato mediante la tecnica di segmentazione e paginazione, per una RAM da 8 GB con parole da 64 b Ogni indirizzo logico può far riferimento a un massimo di 496 segmenti con il metodo della segmentazione esplicita Ciascun segmento può avere la dimensione massima di 512 KB e ciascuna pagina è costituita da 2 KB Considerare le seguenti tabelle dei segmenti e delle pagine (dove tutti i dati sono espressi in base 16): n segm accessi pagine tab pag - - X A tp 1 R W - 58 tp1 2 R W - 15 tp2 3 R tp3 tp2 n pag log n pag fis AF1 1 B79 13 BB5 14 BA9 tp3 n pag log n pag fis D9 2E 2F tp n pag log n pag fis 37F 1 3F D3C CC37 tp1 n pag log n pag fis DF9 1 DE11 56 CEF 57 CFD1 Indicare quale dei seguenti indirizzi virtuali (espressi in base 16) generano una trap durante il processo di traduzione in indirizzo fisico (a) Lettura nella fase di esecuzione di 33AC (b) Lettura nella fase di esecuzione di 975 (c) Scrittura nella fase di esecuzione di 2BB (d) Lettura nella fase di fetch di 213DE (e) Scrittura nella fase di esecuzione di AFD7 (f) Assumendo che il formato per gli indirizzi virtuali preveda che, a partire dai bit più significativi, venga codificato prima il numero di segmento, poi il numero di pagina e, infine, l offset, tradurre il seguente indirizzo virtuale in indirizzo fisico esprimendo il risultato in base 16: 156EF 9 (punti 4) Considerare una realizzazione pipeline della macchina VM-R organizzata su 3 stadi (fetch, decode, exec) e con salti (sia condizionali che non) ritardati di un delay slot Per le istruzioni di salto non condizionale considerare come conclusione dell esecuzione la fase decode (visto che è in questa fase che viene modificato il program counter), mentre per le istruzioni di salto condizionale viene adottata una tecnica di predizione statica, dove F e T indicano che la condizione di salto sarà rispettivamente falsa o vera Nel caso in cui la predizione sia esatta l istruzione di salto condizionale viene eseguita senza perdita di cicli di clock, mentre in caso contrario gli stadi decode e exec vengono mandati in stallo di un ciclo di clock Considerare come conclusione dell esecuzione di un istruzione di salto condizionale la fase exec, indipendentemente dal fatto che la predizione sia esatta o no Per semplicità di calcolo dei tempi di esecuzione ipotizzare che ogni accesso alla memoria sia pari a un ciclo di clock della CPU e che l esecuzione di ogni stadio duri sempre un ciclo di clock Partendo dalla situazione di pipeline vuota, simulare l esecuzione del seguente programma a partire dalla prima istruzione, indicando per ogni istruzione il numero di cicli di clock che devono trascorrere dall inizio del fetch della prima istruzione prima di poterne vedere il completamento per la prima volta LDIB R3, 1 SCMP R3, R CJMD LE, 8, F LDIB R2, -1 SCMP R2, R CJMD EQ, 2, T STOR R2, R8, R JUMD -4 ADD1 R2, 1 JUMD -9 ADD1 R3, -1 LOAD R1, R8, R 4

5 1 (punti 2) Considerare una memoria cache da 1 MB associativa a 4 insiemi, organizzata in linee da 32 B e collegata a una RAM da 2 GB con parole da 32 b (a) Quante linee contiene ogni insieme della cache? (b) Da quanti bit è formato il campo tag della cache? (c) Calcolare (esprimendolo in base 16) il tag associato all indirizzo 1DCF 11 (punti 4) Considerare il seguente programma in assembler VM-R: 32768: LDIB R1, 5 LDIW R LDIW R CALL R2 HALT 32775: : MOV2 R3, R1 LDIB R1, 1 SCMP R3, R1 CJMP LE, 13 ADD3 R2, R8, R1 MOV2 R1, R1 MOV2 R9, R1 LOAD R1, R2, R ADD3 R11, R9, R1 STOR R11, R2, R ADD1 R2, 1 SCMP R1, R1 CJMP EQ, 1 JUMP -8 STOR R1, R2, R ADD1 R3, -1 JUMP -15 RETN Supponendo che il programma venga eseguito a partire dalla prima istruzione, quale valore in base 1 è contenuto alla fine dell esecuzione nelle seguenti celle di memoria: (a) M[32778] (b) M[32779] (c) M[3278] (d) M[32775] (e) M[32776] (f) M[32777] 5

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7 Corso di Architettura dei Calcolatori (I anno) Risposte prova scritta finale 3 giugno 28 COGNOME: NOME: 1 (punti 3) (a) (d) (e) (f) 2 (punti 2) (a) (d) 3 (punti 4) (a) Mappa di Karnaugh i 3 i 2 \i 1 i (punti 4) (a) CK Q U2 U1 U

8 5 (punti 4) 6 (punti 3) (a) (d) 8

9 7 (punti 4) (a) (d) 8 (punti 2) (a) (d) (e) (f) 9 (punti 4) 1 (punti 2) istruzione LDIB R3, 1 SCMP R3, R CJMD LE, 8, F LDIB R2, -1 SCMP R2, R CJMD EQ, 2, T STOR R2, R8, R JUMD -4 ADD1 R2, 1 JUMD -9 ADD1 R3, -1 LOAD R1, R8, R ciclo di clock (a) 11 (punti 4) (a) (d) (e) (f) 9