Corso di Architettura dei Calcolatori (I anno) Soluzioni prova scritta finale 29 gennaio 2007

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1 Corso di Architettura dei Calcolatori (I anno) Soluzioni prova scritta finale 29 gennaio 2007 a.a. 2005/ (a) Poiché banalmente n 2 rappresenta la potenza 2 10, il quoziente si ottiene spostando di 10 posizioni a destra (arithmetic right shift) i bit della codifica di n 1, avendo cura di aggiungere a sinistra 10 bit tutti a zero: (b) Poiché banalmente n 2 rappresenta la potenza 2 10, il resto si ottiene considerando i 10 bit meno significativi della codifica di n 1, avendo cura di aggiungere a sinistra 6 bit tutti a zero: (c) n 1 = n 2 = n 1 or n 2 = (d) Poiché banalmente n 2 rappresenta la potenza 2 10, il prodotto si ottiene spostando di 10 posizioni a sinistra (arithmetic left shift) i bit della codifica di n 1, avendo cura di aggiungere a destra 10 bit tutti a zero. In questo modo abbiamo ottenuto una configurazione di 26 bit dove però i due più significativi sono inutili (essendo a zero), quindi la risposta è 26-2= Con un codice a formati multipli predefiniti ci vogliono almeno 2 bit per rappresentare 4 formati. Quindi: (a) si possono rappresentare fino a = 2 30 istruzioni senza operandi. (b) si possono rappresentare fino a = 2 22 istruzioni con un operando. (c) si possono rappresentare fino a = 2 14 istruzioni con due operandi. (d) si possono rappresentare fino a = 2 6 istruzioni con tre operandi. 3. (a) 29 3 = (b) 0, visto che la configurazione rappresenta il colore blu. (c) Sia che sia stato spedito il rosso, che il verde, il numero di errori (che coincide con la distanza di Hamming) sarebbe 6. (d) La configurazione corretta più vicina rispetto alla distanza di Hamming è quella del blu, con 2 errori. (e) La configurazione corretta più lontana rispetto alla distanza di Hamming è quella del rosso, con 6 errori. (f) La distanza di Hamming tra due configurazioni corrette valide e distinte è 6, quindi possono essere rilevati fino ad n errori con n < 6, ossia il valore massimo di n è 5. (g) La distanza di Hamming tra due configurazioni corrette valide e distinte è 6, quindi possono essere corretti fino ad n errori con 2n < 6, ossia il valore massimo di n è (a) L esponente massimo corrisponde alla configurazione la cui decodifica è = = = 127. La mantissa massima corrisponde alla configurazione la cui decodifica è Quindi il numero massimo rappresentabile esattamente è (2 2 7 ) = (b) L esponente minimo corrisponde alla configurazione la cui decodifica è = 127. La mantissa minima corrisponde alla configurazione la cui decodifica è 1. Quindi il numero minimo positivo rappresentabile esattamente è (c) Poiché il segno dei due addendi è concorde e gli esponenti sono uguali, basta sommare le mantisse usando l algoritmo per la somma in virgola fissa che è lo stesso per i numeri senza virgola: = La mantissa va rinormalizzata, divedendola per due (10 in binario), ottenendo che viene rappresentato da Avendo diviso per due la mantissa dobbiamo incrementare di un unità l esponente (l algoritmo è il solito, anche in eccesso 128): 1

2 = Quindi, il risultato finale è (d) Poiché i due numeri hanno segno concorde, il risultato sarà positivo. Chiaramente l esponente del risultato è la somma degli esponenti dei due fattori. Per eseguire la somma conviene convertire i due addendi in complemento a 2, complementando i bit di segno = Riconvertendo in eccesso 128, abbiamo Ovviamente le due mantisse vanno moltiplicate e, poiché quella del secondo fattore corrisponde a 1, il risutato finale è (a) Quando l ingresso C assume il valore 1, l uscita dell or è 1 e quindi l impulso del clock passa attraverso l and. A ogni impulso (fronte di salita) il contatore viene inizializzato con la configurazione in ingresso (I) e il registro D con la configurazione Quando C assume il valore 0 gli impulsi di clock vengono fatti passare dall and finché il contenuto del contatore non è Siano d 0, c 0 le configurazioni memorizzate rispettivamente in D e in COUNT in un certo istante; dopo il susseguente impulso di clock, in D viene memorizzato il risultato della moltiplicazione d 0 c 0 e in COUNT c 0 1. Il circuito calcola quindi il fattoriale del numero con cui viene inizializzato D (quando C=1); ovviamente funziona correttamente solo per i numeri n il cui fattoriale è esprimibile con cinque cifre binarie (!n < 32, ossia n < 5). Possiamo quindi completare la tabella nel seguente modo: C I CK U (b) Nel circuito si possono individuare due cicli: il primo passa attraverso D, MUL ed MPX, con un ritardo totale pari a = 5 ns; il secondo passa attraverso COUNT, l or e l and, con con un ritardo totale pari a = 3 ns, quindi il periodo del clock deve essere maggiore di max(5, 3) = 5 ns, che equivale a 1 = 200 MHz. 5 ns 6. funz: LOC8 2 // alloca e inizializza res in M[FP-2] PUSH while: LODL 1 // controlla se n > 0 JZER ret JNEG ret LOC8 1 // n-- SIGN ADDL 1 STOL 1 PUSH // funz(n) CALL funz STOL -3 // res *= funz(n) CALL mult STOL -2 POP // libera lo spazio su stack JUMP while ret: LODL -2 // return res RETN 7. (a) Un operazione di lettura (che è quella più costosa in termini di tempo) richiede due volte il tempo di propagazione del segnale sul bus sommato al ritardo della RAM, ossia ns = 5 ns. Affinché non ci siano proroghe, questo tempo deve corrispondere a non più di due cicli di clock del bus, che significa 2.5 ns per ciclo, ossia 1 ns = 400 MHz

3 (b) Siccome la CPU ha la priorità più alta e si suppone che al momento della richiesta la RAM non sia impegnata in alcuna operazione, una qualsiasi operazione impiegherà il tempo equivalente a 3 cicli di bus; notare che 3 è il numero minimo di cicli previsti dal protocollo e che più è veloce il clock del bus e più proroghe (e quindi cicli) sono necessari per completare un operazione. L intervallo di tempo corrispondente a 16 cicli di clock della CPU è pari a 1 16 ns, dividendo per 3 otteniamo la durata di un ciclo di clock del bus e calcolandone 1.6 l inverso abbiamo la frequenza minima: (c) Con una frequenza di 800 MHz, ogni ciclo del clock del bus dura 1 GHz = 0.3 GHz = 300 MHz. ns, che significa che un operazione di 0.8 lettura (che ha bisogno di 5 ns per essere completata) necessita di = 4 cicli di clock del bus (ossia due proroghe), che diventano 5 se aggiungiamo il ciclo per l arbitraggio, ossia 5 2 = 10 cicli di clock della CPU (infatti 800 MHz è la metà di 1.6 GHz). Infine il caso peggiore avviene quando entrambi i dispositivi inoltrano una richiesta di lettura nello stesso istante; visto che la CPU ha la priorità più alta, M dovrà attendere 10 cicli di CPU prima che la sua richiesta venga soddisfatta e quindi in totale sarà trascorso il tempo corrispondente a 20 cicli di clock della CPU. (d) L unico vincolo da soddisfare riguarda la gestione dell arbitraggio che non può avvenire in un intervallo di tempo inferiore a ns = 1 ns (il ritardo dei moduli daisy chain moltiplicato per i due dispositivi master presenti). Quindi un ciclo di clock del bus non può durare meno di 1 ns, che significa che la frequenza massima tollerata è di 1 GHz. 8. Traducendo il microprogramma nella solita notazione si ottiene: 32 ACC <--- IR AND ACC 33 ACC <--- NOT ACC 83 ACC < AND ACC 84 goto 1 Quindi, considerando le configurazioni iniziali contenute nei registri abbiamo: 32 ACC < = AND ACC < = NOT ACC < = AND goto 1 Ricordando che subito dopo la fase di fetch i 12 bit meno significativi di IR sono uguali a quelli di ADR e che i tre registri IR, PC e ADR non vengono modificati, otteniamo le seguenti soluzioni: (a) IR = (b) ACC = (c) PC = (d) ADR = (a) Per codificare 32 segmenti sono necessari log 2 (32) = 5 bit. (b) Per codificare 2 13 pagine sono necessari log 2 (2 13 ) = 13 bit. (c) L offset dipende dal numero di celle per pagina che è 2 KB 8 B = 211 B 2 3 B = 28 ; quindi sono necessari log 2 (2 8 ) = 8 bit. (d) Il numero di pagine fisiche è 1 GB 2 KB = 230 B 2 11 B = 219, rappresentabile con log 2 (2 19 ) = 19 bit. (e) Il numero totale di bit si ottiene sommando i bit già calcolati per il numero di pagina fisica e per l offset: = 27. (f) Siccome l offset occupa gli 8 bit meno significativi, 8 un è multiplo di 4, e l offset rimane invariato nell indirizzo fisico tradotto, possiamo dedurre che le due cifre esadecimali meno signifcative dell indirizzo fisico sono 50. Visto che i bit per il segmento e la pagina virtuale ( = 18 bit in totale) non sono multipli di 4, conviene covertire 602E in formato binario: Quindi il segmento è il numero (in esadecimale) 3 e la pagina virtuale è la numero (in esadecimale) 2E. Dalle tabelle risulta che la corrispondente pagina fisica è quella numero 3C. Quindi la traduzione in indirizzo fisico è 3C Il programma è la traduzione del seguente codice in C, con la differenza che l array dst è allocato sullo stack e non sullo heap. void main(void){ int first[]={0,1,1,0,-1}; int *src=first; int *dst=calloc(6,sizeof(int)); 3

4 } dst[0]=0; dst++; while(src[1]>=0){ dst[0]=src[0]+src[1]; dst++; src++; } dst[0]=0; dst[1]=-1; LDIB R01, POPR SP, PC, // alloca dst sullo stack da a // FP in fondo alla memoria, cella inutilizzata MOV2 R08, SP LDIW R09 // *src=first STOR R00, R08, R00 // dst[0]= ADD1 R08, 1 // dst LOAD R11, R09, R01 // while(src[1]>=0) CJMP LT, LOAD R10, R09, R00 // dst[0]=src[0]+src[1] ADD3 R02, R10, R STOR R02, R08, R ADD1 R08, 1 // dst ADD1 R09, 1 // src JUMP -8 // end while STOR R00, R08, R00 // dst[0]= SUB3 R02, R00, R01 // dst[1]= STOR R02, R08, R Le celle di cui si chiede il contenuto sono quelle corrispondenti all array dst, quindi le risposte sono: (a) M[65529]=0 (b) M[65530]=1 (c) M[65531]=2 (d) M[65532]=1 (e) M[65533]=0 (f) M[65534]= (a) Il numero di linee è dato dalla dimensione della cache divisa per la dimensione di una linea: 2 MB 8 B = = 2 18 (b) Iniziamo col calcolare il numero di celle delle RAM: 1 GB 2 B = 229. Quindi i bit di indirizzamento sono log 2 (2 29 ) = 29. Visto che ogni linea della cache contiene 64 b = 4 celle, i due bit meno significativi 16b dell indirizzo determinano l offset all interno di una linea della cache. Siccome la cache è a corrispondenza diretta e contiene 2 18 linee, i 18 bit dalla posizione 2 a 17 definiscono la linea della cache. I rimanenti = 9 bit determinano il tag. (c) Poiché il tag si ottiene scartando i 20 bit meno significativi che, visto che 20 è un multiplo di 4, corrispondono alle 5 cifre esadecimali AFFFF, il tag corrisponde alla cifra B, ossia in binario LDIB R01, 1 ciclo LDIB R08, ciclo LDIB R09, ciclo LOAD R11, R09, R01 ciclo 4 4

5 32772 LOAD R10, R09, R00 ciclo ADD3 R02, R10, R11 ciclo STOR R02, R08, R00 ciclo ADD1 R08, 1 ciclo ADD1 R09, 1 ciclo STOR R00, R08, R00 ciclo SUB3 R02, R00, R01 ciclo STOR R02, R08, R01 ciclo 11 Notare che le tre istruzioni di indirizzi 32776, e non possono essere eseguite in parallello poiché necessitano tutte e tre della ALU (anche l istruzione STOR). In tutti gli altri casi il parallelismo è inibito dalla violazione delle condizioni di Bernstein. 5