Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 13 giugno 2006

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1 Corso di Architettura dei Calcolatori (I anno) Prova scritta finale 13 giugno 2006 aa 2005/ (punti 2) Considerare la rappresentazione dei numeri interi in complemento a 2 su 16 bit e le seguenti configurazioni: n1= n2= n3= n4= (a) Qual è il minimo tra n1, n2, n3 e n4? (b) Qual è il massimo tra n1, n2, n3 e n4? (c) Qual è la codifica in complemento a 2 su 16 bit del risultato della divisione intera n1 / 256? (d) Qual è la codifica in complemento a 2 su 16 bit del resto della divisione intera n1 / 256? 2 (punti 2) Supporre di usare il seguente codice a espansione con due formati multipli predefiniti per rappresentare i mesi dell anno: formato a 3 bit: 000 Gen 001 Feb 010 Mar 011 Apr formato a 4 bit: 1000 Mag 1001 Giu 1110 Nov 1111 Dic (a) Quante sono le configurazioni di 3 bit non valide? (b) Quante sono le configurazioni di 4 bit non valide? (c) Se si usasse un codice minimale a lunghezza fissa, quale sarebbe la sua lunghezza? (d) Se si devono codificare le seguenti date: 30 Gen Feb Apr Lug Ago Ago Ott Dic 1940 a parità di codici usati per giorno e anno, quanti bit si risparmiano se si usa il codice a espansione di sopra, invece che un codice minimale a lunghezza fissa? 1

2 3 (punti 2) Considerare un codice di 8 bit di lunghezza, in cui le configurazioni valide sono le seguenti: (a) Qual è la ridondanza del codice? (b) Qual è la minima distanza di Hamming tra due configurazioni valide distinte? (c) Fino a quanti errori è possibile rilevare? (d) Se durante una trasmissione viene ricevuta la configurazione allora qual è il numero minimo di errori che sono stati commessi? (e) Fino a quanti errori è possibile correggere? (f) Se durante una trasmissione viene ricevuta la configurazione e si assume che al massimo può essere stato commesso un solo errore, qual è la configurazione che è stata spedita? 4 (punti 3) Considerare il codice in virgola mobile che usa il seguente formato su 16 bit: S E M dove S è il bit di segno, E sono gli 8 bit dell esponente rappresentato in eccesso 128 ed M sono i 7 bit della mantissa m, con 1 m < 2 (quindi la cifra più a sinistra in M corrisponde alla potenza 2 1 ) (a) Qual è l errore minimo con cui si può codificare il numero ? (b) Qual è l errore minimo con cui si può codificare il numero ? (c) Se n è la decodifica di , qual è l errore minimo con cui si può codificare il numero n 256? (d) Se n è la decodifica di , qual è la codifica di n 256 con errore minimo? 5 (punti 4) Considerare la seguente formula booleana F : i 2 i 1 i 0 + i 2 i 1 i 0 + i 2 i 1 i 0 + i 2 i 1 i 0 (a) Compilare la mappa di Karnaugh della funzione corrispondente alla formula booleana F (b) Qual è la formula in forma normale disgiuntiva minimale equivalente a F? (c) Se si volesse realizzare la forma normale disgiuntiva minimale di F con sole porte NAND a 2 o 3 ingressi, quale sarebbe il numero minimo di porte necessarie? Considerare la funzione booleana a tre ingressi i 2, i 1 e i 0, e a tre uscite u 2, u 1 e u 0 definita da: u 2 = u 1 = u 0 = i 2 i 1 i 0 + i 2 i 1 i 0 + i 2 i 1 i 0 + i 2 i 1 i 0 Se si volesse realizzare tale funzione usando solo porte AND a 2 ingressi e porte OR a 3 ingressi (d) Quale sarebbe il numero minimo di porte AND necessarie? (e) Quale sarebbe il numero minimo di porte OR necessarie? 6 (punti 4) Considerare la seguente funzione ricorsiva scritta in C: int funz(int n){ if(n==0) return 1; else return 1+n*2+funz(n-1); } Tradurre funz in assembler VM-2 seguendo le seguenti convenzioni: il passaggio del parametro avviene tramite il registro ACC e il risultato viene depositato nel registro ACC Il programma non deve contenere più di 20 istruzioni 2

3 7 (punti 2) Considerare un di tipo sincrono per il collegamento tra CPU e RAM al quale possono essere connessi altri dispositivi master Il ha una frequenza di clock di 500 MHz (un ciclo di clock in 2 ns) mentre la CPU ha una frequenza di clock di 2 GHz Il protocollo del prevede un ciclo di clock per l arbitraggio daisy chain, seguito da due o più cicli di clock per il completamento di un operazione di lettura o scrittura Il protocollo prevede la possibilità per lo slave di chiedere proroghe di uno o più cicli completi, purché la richiesta arrivi al master in tempo (ovvero la richiesta del terzo ciclo deve arrivare prima che si concluda il secondo) Il tempo massimo di propagazione dei segnali tra le due estremità del è di 05 ns Supporre che, oltre alla CPU, siano connessi altri tre dispositivi master e che la CPU abbia la priorità più alta (a) Quale deve essere il ritardo massimo tollerabile della RAM dinamica per poter sfruttare completamente la velocità del? (b) Nel migliore dei casi, quanti cicli di clock della CPU intercorrono tra la richiesta e il completamento di un operazione di scrittura della CPU? (c) Nel migliore dei casi, quanti cicli di clock della CPU intercorrono tra la richiesta e il completamento di un operazione di lettura della CPU? (d) Nel migliore dei casi, quanti cicli di clock della CPU intercorrono tra la richiesta e il completamento di un operazione di lettura del dispositivo master a priorità più bassa? (e) Quale può essere il ritardo massimo tollerabile degli stadi daisy chain dei dispositivi master, supponendo che tale ritardo sia uguale per tutti i dispositivi? 8 (punti 3) Considerare un sistema di traduzione da indirizzamento virtuale a indirizzamento fisico realizzato mediante la tecnica di segmentazione e paginazione, per una RAM da 512 MB con parole di 4B Ogni indirizzo logico può far riferimento a un massimo di 16 segmenti con il metodo della segmentazione esplicita Ciascun segmento può essere costituito da un massimo di 4096 pagine, e ciascuna pagina è costituita da 1KB Considerare le seguenti tabelle dei segmenti e delle pagine (dove tutti i dati sono espressi in base 16): n segm accessi pagine tab pag X A tp0 1 R W - 25 tp1 2 R W - 15 tp2 3 R tp3 tp2 n pag log n pag fis BB5A 14 5B5 tp0 n pag log n pag fis 0 37F 1 FF1A 8 D tp3 n pag log n pag fis D09 2E 3C 2F C37 (a) Negli indirizzi virtuali quanti bit sono riservati per il numero di segmento? (b) Negli indirizzi virtuali quanti bit sono riservati per il numero di pagina? (c) Negli indirizzi virtuali quanti bit sono riservati per l offset? (d) Negli indirizzi fisici quanti bit sono riservati per il numero di pagina? (e) Quanti bit contiene un indirizzo fisico? tp1 n pag log n pag fis 0 0B 1 DE F 24 0D1 (f) Supponendo che l insieme delle istruzioni sia quello della VM-2, quali delle seguente istruzioni (che operano su indirizi virtuali espressi in base 16) causano (direttamente o indirettamente) un sollevamento di una trap per un accesso in memoria? 1 LOC LODD 0005F7 3 LODD 302A99 4 STOD 3029FF 5 JUMP 100F2B 6 JUMP STOD 202F00 3

4 9 (punti 2) Considerare una memoria cache di 1MB con livello di associatività 8, organizzata in linee da 32 bit e collegata a una RAM da 256MB con parole da 16 bit (a) Quante linee contiene la cache? (b) Da quanti bit è formato il campo tag della cache? (c) Dire quali tra i seguenti indirizzi vengono sempre memorizzati assieme in una stessa linea della cache: ind1= ind2= ind3= ind4= ind5= (d) Dire quali tra i seguenti indirizzi potrebbero corrispondere a una stessa linea della cache: ind1= ind2= ind3= ind4= ind5= (punti 4) Supporre di modificare la macchina VM-1 sostituendo l istruzione JPOS yyy con la nuova BOH? yyy e riutilizzando lo stesso codice operativo 0000 per specificare una serie di azioni diverse Le nuove microistruzioni che realizzano BOH? sono memorizzate nelle celle di indirizzi 32 e 33 (e quindi sostituiscono quelle usate per la realizzazione di JPOS) e utilizzano la microistruzione di indirizzo 47 (già definita per la realizzazione dell istruzione STOD), come mostrato di seguito (il campo Int è stato omesso in quanto inutilizzato): indir in CS A L U C S R n W M A R M B R D mpx A B CA CA en CD CD en D m cond x xx xx xxxxxxx xx xx 0 xx xxx xx xx xx xx 0 xx 0 xx Se dopo aver completato il fetch e la decodifica dell istruzione BOH? i seguenti registri contengono i valori iniziali indicati (in base 10): PC = 12 ADR = 6 ACC = 6 quali sono i valori (in base 10) contenuti nei seguenti registri e celle di memoria al termine dell esecuzione del microcodice dell istruzione: (a) PC (b) ADR (c) ACC (d) IR (e) M[PC] 11 (punti 4) Considerare una realizzazione pipeline della macchina VM-R organizzata su 3 stadi (fetch, decode, exec) e con salti (sia condizionali che non) ritardati di un delay slot Per le istruzioni di salto non condizionale considerare come conclusione dell esecuzione la fase decode (visto che è in questa fase che viene modificato il program counter), mentre per le istruzioni di salto condizionale viene adottata una tecnica di predizione statica, dove F indica che si predice che la condizione di salto sarà falsa, mentre T viene usato per predire che la condizione di salto sarà vera Nel caso in cui la predizione sia esatta l istruzione di salto condizionale viene eseguita senza perdita di cicli di clock, mentre in caso contrario si ha uno stallo di un ciclo di clock Considerare come conclusione dell esecuzione di un istruzione di salto condizionale la fase exec, indipendentemente dal fatto che la predizione sia esatta o no Per semplicità di calcolo dei tempi di esecuzione ipotizzare che ogni accesso alla memoria sia pari a un ciclo di clock della CPU e che l esecuzione di ogni stadio duri sempre un ciclo di clock Partendo dalla situazione di pipeline vuota, simulare l esecuzione del seguente programma a partire dall istruzione di indirizzo e per ogni istruzione indicare il numero di cicli di clock che devono trascorrere dall inizio del fetch della prima istruzione prima di poterne vedere il completamento per la prima volta: Addr 4

5 32768 LDIB R01, MOV2 R02,R CJMD LE,2,F SCMP R01,R CJMD GT,2,T MOV2 R03,R JUMD SUB3 R01,R01,R JUMD SCMP R01,R00 12 (punti 4) Considerare il seguente programma in assembler VM-R: LDIB R01, LDIB R03, LDIW R LDIB R09, LDIB R11, SCMP R09, R CJMP LE, LDIB R03, HALT ADD3 R10, R09, R SHFT R10, R10, LOAD R02,R08,R SCMP R03, R CJMP LT, CJMP GT, MOV2 R03,R HALT SUB3 R11,R10,R JUMP ADD3 R09,R10,R JUMP Supponendo che il programma venga eseguito a partire dall istruzione di indirizzo 32768, quale valore in base 10 è contenuto alla fine dell esecuzione nei seguenti registri: (a) R01 (b) R02 (c) R03 (d) R08 (e) R09 (f) R10 (g) R11 5

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7 Corso di Architettura dei Calcolatori (I anno) Risposte prova scritta finale 13 giugno 2006 COGNOME: NOME: 1 (a) (b) (c) (d) 2 (a) (b) (c) (d) 3 (a) (b) (c) (d) (e) (f) 4 (a) (b) (c) (d) 7

8 5 (a) i 1 i 0 i (b) (c) (d) (e) 6 7 (a) (b) (c) (d) (e) 8

9 8 (a) (b) (c) (d) (e) (f) 9 (a) (b) (c) (d) 10 (a) (b) (c) (d) (e) 11 istruzione ciclo di clock LDIB R01, MOV2 R02,R CJMD LE,2,F SCMP R01,R CJMD GT,2,T MOV2 R03,R JUMD SUB3 R01,R01,R JUMD SCMP R01,R00 12 (a) (b) (c) (d) (e) (f) (g) 9