Problema 1. ) e da un segnale di uscita (D O

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1 Problema Un sistema sequenziale sincrono, caratterizzato da quattro segnali di ingresso (E I, D I, OP, OP ) e da un segnale di uscita (D O ), è preposto all elaborazione di dati numerici decimali, ciascuno rappresentato secondo il sistema di numerazione binario mediante K bit. Le K cifre esadecimali c, c 2,, c K di ogni dato sono presentate in ingresso al sistema serialmente attraverso il segnale D I, senza soluzione di continuità ed a partire, per ogni cifra, dal bit meno significativo (LB). Il segnale E I, attivo (valore logico ) per K intervalli di clock, identifica la fase di trasferimento in ingresso al sistema di un dato. Contestualmente i due segnali OP e OP discriminano il processo di elaborazione che il sistema deve svolgere. Più precisamente, il sistema ha il compito di verificare se le K cifre esadecimali di un dato sono: (a) tutte pari ed in ordine non crescente, se OP OP = ; (b) tutte pari ed in ordine non decrescente, se OP OP = ; (c) tutte dispari ed in ordine non crescente, se OP OP = ; (d) tutte dispari ed in ordine non decrescente, se OP OP =. L esito del processo di verifica deve essere notificato dal sistema tramite il segnale di uscita D O (D O = in caso di esito positivo, D O = in caso contrario) in corrispondenza dell intervallo di clock immediatamente successivo a quello di ricezione dell ultimo bit di un dato. K = E I A C C D I OP OP D O

2 Il sistema deve essere strutturato secondo lo schema riportato in figura. L unità U ha il compito di discriminare, tramite il segnale di uscita, l intervallo di ricezione dell ultimo bit di ciascuna cifra presentata in ingresso. L unità U 2 ha il compito di operare la conversione serieparallelo della cifra c i (i =,, K) correntemente presentata in ingresso. L unità U ha il compito di memorizzare e rendere disponibile in uscita i bit della precedente cifra c i (i = 2,, K) necessari all unità U per accertare se l ordinamento relativo di ciascuna coppia di cifre consecutive è (Z = ) o meno (Z = ) conforme alle attese. L unità U ha altresì il compito di verificare se la corrente cifra è (Z 2 = ) o meno (Z 2 = ) pari o dispari secondo le attese. L unità U 5 ha il compito di combinare il risultato delle 2K suddette verifiche parziali, evidenziando in uscita l esito finale del processo di elaborazione per ogni dato in ingresso.. i esegua il progetto delle unità U, U 2, U e U, avvalendosi dei componenti ritenuti più idonei allo scopo e motivando esplicitamente tutte le scelte operate. 2. i formalizzi il comportamento dell unità U 5 (ingressi: E I,, Z, Z 2 ; uscite: D O ) in termini di automa a stati finiti.. i identifichino le estensioni che è necessario prevedere nell ipotesi che, in dipendenza del valore assunto da un ulteriore segnale di ingresso M in corrispondenza dell intervallo di attivazione di E I, le K cifre esadecimali di ciascun dato possano essere presentate in ingresso al sistema sia a partire dal bit meno significativo (M = ), che, in alternativa, a partire dal bit più significativo (M = ). OP OP D I U 2 c i Z U U 5 D O Z 2? E I U U? c i clock

3 U U E I U/D R E 2bit counter Z c i, c i,2 c i, D Q bit register E c i, c i,2 c i, clock clock U 2 U OP MB Q c i (allorché =) c i, c i,2 c i, c i, Q 2 Q bit shiftregister LB c i, c i,2 c i, c i, c i,2 c i, A B bit comparator A<B A=B AB I I 2: MUX O Z D I I clock OP c i Z 2

4 2 E I Z Z 2, D O M,,,, Q I A,, B D I I 2: MUX O c i,,,,, Q 2 I 2: MUX O c i,2 Q I C da U 2 a U e U Q I, 2: MUX O c i, Q 2 I D I I 2: MUX O c i, Q I

5 Problema 2 Una rete sequenziale asincrona è caratterizzata da due segnali di ingresso X, X (i quali non possono mai variare contemporaneamente) e da un segnale di uscita Z. I segnali di ingresso svolgono l uno il ruolo di segnale di campionamento (C), l altro di segnale campionato (D). Più precisamente, se Z =, C coincide con X e D con X ; se invece Z =, C coincide con X e D con X. La rete deve aggiornare l uscita Z ad ogni fronte di salita del segnale di campionamento in base al valore corrispondentemente assunto dal segnale campionato. i identifichi: il grafo degli stati della rete; la corrispondente tabella di flusso in forma minima; una tabella delle transizioni priva di corse critiche. X X Z

6 Grafo degli stati (non riducibile) X X A, C, B, D, y 2 Diagramma delle adiacenze e mappa di codifica y A B C D...

7 Problema Con riferimento al equencing Graph (G) riportato in figura, si identifichi tramite l algoritmo tatic List cheduling un possibile cheduled G (G) contraddistinto da latenza minima, nell ipotesi che le risorse disponibili siano 2 moltiplicatori e addizionatore. ARF O O 2 O O * + d * = 2, d + = O 5 O 6 O 9 O O O 2 O O O 5 O 6 O 9 O 2 O 2 O 22 O 2 O 2 O 25

8 2 O 5 O 6 O O 2 O O O 2 O 22 O O 2 O O O 2 O 5 O 6 O 5 O O 9 O O O 2 O 9 O O O 2 7 O O O O 8 O 9 O 2 O 5 O 6 O 9 O 2 O 2 O 22 9 O 2 O 25 O 2 O 2 O 25 AAP ALAP O O 2 O O O 5 O 6 O 9 O O O 2 O O O 5 O 6 O 9 O 2 O 2 O 22 O 2 O 2 O 25 p i

9 O O 2 O O O 5 O 6 O 9 O O O 2 O O O 5 O 6 O 9 O 2 O 2 O 22 O 2 O 2 O 25 p i O,O 2,O,O,O 5,O 6,O 2,O 22 O,O 2 Algoritmo L 2 O,O,O 5,O 6,O 2,O 22 O,O,O 5,O 5,O 6,O 2,O 22 O,O 2 O,O,O 5,O 5,O 6,O 2,O 22 O,O 5 O 6,O 9,O,O 5,O 6,O 2,O 22 O 6,O 9,O O O 2 O O 6,O 5,O 6,O 2,O 22 O 9,O 7 O,O 2,O 5,O 6,O 2,O 22 O,O 2 8 O 5,O 6,O 2,O 22 O,O 2 O 5 O 6 9 O,O,O 5,O 6,O 2,O 22 O,O 5,O 6 O,,O 9,O 2,O 22 O 5,O 6 O,,O 9,O 2,O 2,O 22,O 2,,O 2 2 O 9,O 2,O 2,O 22, O 9,O 2,O 2,O 22,O 2 O 9,O 2,O 2 O 9 O O O 2 5 O 2,O 22, O 2,O 22,O 25 O 9,O 2 O 2,O 22,O 25 6 O 2,O 22 O O 7 8 O 5 O 6 O 9 O 2 O 2 O 22 O 2 O 2 O 25

10 2 O O 2 L G O 5 5 O O O 6 2 O,O 2 O,O,O O 9 O O O O 6,O 9,O O,O 2 9 O 5 O 6 O O 8 9 O,O 5,O 6 O 2 O 2 2,,O 2 O 9,O 2,O 2 O 2 O 9 O O 2,O 22,O O 25 O 2 O Latenza: 8 t.u.