Principio di funzionamento del PLL. Schema a blocchi, ordine, parametri, errore di fase Caratteristica a farfalla

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1 Elettronica per telecomunicazioni 1 Contenuto dell unità B Principio di funzionamento del PLL Schema a blocchi, ordine, parametri, errore di fase Caratteristica a farfalla Circuiti per PLL Demodulatori di fase, pompa di carica, VCO. Applicazioni Demodulatori AM, FM, FSK, PSK Sintetizzatori interi e frazionari, sintesi diretta (DDS) Data recovery e sincronizzazione clock 2

2 Lezione B4 Sintetizzatori di frequenza sintetizzatori a interi e frazionari sintesi digitale diretta (DDS) Sincronizzazione dati e clock clock/data recovery Analisi di un PLL integrato Riferimenti nel testo sintetizzatori e DDS 3.7.4, sincronizzazione clock 3.7.3, Elettronica per telecomunicazioni 4

3 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC Sintetizzatore di frequenza Ingresso: frequenza di riferimento Fr Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr 6

4 Sintetizzatore di frequenza Ingresso: frequenza di riferimento Fr Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr Divisore modulo N su ingresso Fi = Fr/M; Fo = Fu/N = Fr/M; frequenza di uscita Fu = N/M Fr schema a blocchi 7 Sintetizzatore di frequenza Ingresso: frequenza di riferimento Fr Divisore modulo N tra VCO (frequenza Fu) e DF Fi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr Divisore modulo N su ingresso Fi = Fr/M; Fo = Fu/N = Fr/M; frequenza di uscita Fu = N/M Fr Unico riferimento per qualunque frequenza Sintonia digitale schema a blocchi 8

5 Risoluzione di un sintetizzatore Risoluzione in frequenza legata a M e N variando N di 1 si cambia Fu della quantità Fo 9 Risoluzione di un sintetizzatore Risoluzione in frequenza legata a M e N variando N di 1 si cambia Fu della quantità Fo Esempio: generare frequenze da 100 MHz variabili con passo 100 khz (100 MHz, 100.1, 100.2,...), partendo da una Fr = 10 MHz M = 100: Fi = 100 Hz Fu = 100 MHz: N = 1000 Fu = 100,1 MHz: N = 1001 Fu = 100,2 MHz: N =

6 Tempo di assetto Tempo di assetto legato al polo di F(s) filtro passa basso, uscita che varia lentamente transitorio esponenziale a regime entro 0,1% dopo circa 7 τ 11 Tempo di assetto Tempo di assetto legato al polo di F(s) filtro passa basso, uscita che varia lentamente transitorio esponenziale a regime entro 0,1% dopo circa 7 τ Per rendere più veloce il transitorio lavorare con Fi e Fo più alte alzare il polo di F(s) peggiora la risoluzione 12

7 Parametri di un sintetizzatore Parametri di un sintetizzatore Risoluzione in frequenza Tempo di assetto Una elevata risoluzione contrasta con un assestamento rapido alti M e N basse Fi e Fo, polo di F(s) a frequenza bassa (generalmente 1/10 Fi) risposta lenta 13 Sintetizzatori frazionari Come mantenere la risoluzione Sintetizzatori frazionari: Variazione periodica di uno dei rapporti di divisione, generalmente tra N e N+1 Il rapporto effettivo dipende dal duty cycle della variazione la FM residua determina rumore di fase e spurie (possibile correggerle perchè la FM è nota) 14

8 Elettronica per telecomunicazioni 15 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC

9 Sintesi digitale diretta Direct DigitalSynthesis: DDS tabella con i campioni del segnale ROM, RAM riempita con algoritmi HW o SW, la tabella viene esplorata ciclicamente segnale analogico ottenuto con conversione D/A per variare la frequenza si può cambiare la cadenza di scansione il passo di scansione Puntatore ai campioni con addizionatore viene sommato il passo di scansione 17 Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,

10 Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6, Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6,... segnale a step 3 0, 3, 6, 9, 2, 5, 8, 1, 4,... 20

11 Sintesi digitale diretta Segnale a dente di sega tabella 0, 1, 2, 3, 4, 5,... 9 segnale a step 2 0, 2, 4, 6, 8, 0, 2, 4, 6,... segnale a step 3 0, 3, 6, 9, 2, 5, 8, 1, 4,... segnale a step 4 0, 4, 8, 2, 6, 0, 4, 8, 2, Struttura di un sintetizzatore Frequenza proporzionale allo step campioni/periodo = k /step frequenza campioni costante = Fc periodo = k / (Fc step) frequenza = Fc step/k 22

12 Struttura di un sintetizzatore Frequenza proporzionale allo step campioni/periodo = k /step frequenza campioni costante = Fc periodo = k / (Fc step) frequenza = Fc step/k Applicabile a qualunque forma d onda compressione nel tempo non traslazione in frequenza! schede suono a wavetable 23 Schema a blocchi di DDS schema completo Accumulatore di fase genera la sequenza di indirizzi per esplorare la tabella di campioni sommatore (A) con registro di accumulo (R) Tabella campioni (sinusoide o altra forma d onda) memoria (M), con eventuale interpolatore Convertitore D/A (C) Filtro antialiasing di uscita (F) è un sistema a dati campionati 24

13 Modulazione AM con DDS Modulazione di ampiezza (AM): moltiplicare i campioni in uscita (shift se per potenze di 2) X Modulazione di ampiezza 25 Modulazione FM con DDS Modulazione di frequenza (FM): variare il passo di scansione Modulazione FM 26

14 Modulazione PM con DDS Modulazione di fase (PM): sommare una costante durante la scansione + Modulazione di fase 27 Riduzione della tabella Sfruttare le simmetrie esempio: sinusoide semiperiodi: inversione di segno quarti di periodo: inversione del verso di scansione 28

15 Riduzione della tabella Sfruttare le simmetrie esempio: sinusoide semiperiodi: inversione di segno quarti di periodo: inversione del verso di scansione Calcolare i campioni per valori di fase intermedi con interpolazione lineare ordine superiore su più campioni 29 DAC nonlineare La funzione sen(x) può essere realizzata dal DAC Approssimazione a segmenti Viene eliminata la ROM; l indirizzo generato dall accumulatore di fase va direttamente al DAC convertitore D/A nonlineare 30

16 Rumore, spurie, distorsione Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella 31 Rumore, spurie, distorsione Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella Purezza spettrale in uscita legata alla risoluzione in ampiezza num bit in uscita (ROM, DAC) N bit, risoluzione 1/2N, 20 N log 2 = 6 N db 32

17 Rumore, spurie, distorsione Risoluzione in frequenza risoluzione (N bit) dell accumulatore di fase solo gli MSBs vanno alla tabella Purezza spettrale in uscita legata alla risoluzione in ampiezza num bit in uscita (ROM, DAC) N bit, risoluzione 1/2N, 20 N log 2 = 6 N db Aliasing in uscita sistema a dati campionati, spettri multipli filtro passa-basso in uscita 33 DDS commerciale (AD7008) Caratteristiche del DDS AD7008 accumulatore di fase a 32 bit due registri frequenza (cambio rapido step) secondo sommatore per modulazioni di fase puntatore alla tabella di forma d onda a 12 bit due canali paralleli con modulazione indipendente (sintesi componenti I/Q) campioni di uscita su 10 bit può realizzare direttamente modulazioni fase/ampiezza 34

18 Elettronica per telecomunicazioni 35 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC

19 Sistemi digitali ad alta velocità Difficile distribuire clock veloci ritardi, skew variazione del ritardo con cui il clock raggiunge i vari punti del sistema Zone sincrone di dimensioni limitate clock veloci locali (chip) clock più lenti di piastra Come sincronizzare le varie zone? unico clock globale moltiplicazione di frequenza locale 37 Moltiplicazione del clock Moltiplicatori di clock a PLL unico riferimento di frequenza per vari C.I. clock a frequenze diverse relazione di fase nota garanzia dei tempi di setup e hold tecnica della sintesi di frequenza (a interi) possibilità di variare la frequenza di clock controllo di prestazioni e consumo 38

20 Elettronica per telecomunicazioni 39 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC

21 Skew tra i clock Il diverso ritardo dei vari alberi di distribuzione del clock causa forte skew tra gruppi di dati in uscita Q 1 Q 2 41 Effetti dello skew tra i vari clock A causa dello skew i dati in uscita diventano validi in tempi diversi Questa incertezza limita la velocità dei circuiti a valle, che utilizzano questi dati 42

22 Risincronizzazione del clock In ciascun circuito, il demodulatore di fase confronta il clock esterno con il clock locale, prelevato dalla parte terminale dell albero di distribuzione del clock La fase del clock generato dal VCO viene modificata in modo da rendere il clock terminale sincrono con quello di riferimento (esterno) 43 Risincronizzazione del clock Pilotando gli alberi di distribuzione del clock con dei PLL agganciati al clock principale si compensano i differenti ritardi, riducendo lo skew tra le varie uscite 44

23 Risincronizzazione con DLL La frequenza dei clock a ritardo compensato è la stessa del clock di riferimento Non occorre VCO, basta un elemento a ritardo variabile Il circuito è un Delay Lock Loop (DLL) 45 Elettronica per telecomunicazioni 46

24 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC Skew dati-clock Se dati e clock sono segnali separati i diversi ritardi causano skew lo skew sposta i riferimenti temporali può causare violazioni dei tempi di setup e hold è il limite reale alla velocità di scambio delle informazioni Soluzioni ridurre la differenza dei ritardi portare dati e clock sullo stesso segnale embedded clock, CDR codici autosincronizzanti 48

25 Recupero dati/clock Schema di principio per recupero del clock L oscillatore di clock viene sincronizzato dalle transizioni dei dati 49 Recupero dati/clock L oscillatore può essere realizzato con un PLL Occorre garantire un numero sufficiente di transizioni bit stuffing o codifica (esempio 8B10B) modulazione esempio con PSK

26 Modulazione PSK Modulazione sincrona con la portante Salto di fase Demodulatori coerenti per PSK Per una demodulazione coerente occorre agganciare con PLL un segnale modulato in fase Se la fase varia continuamente, come agganciare in fase? Rimuovere la modulazione con rotazione 2π/N elevare a N aggancio su frequenza x N Sfruttare caratteristiche della modulazione transizioni sempre presenti in posizione fissa esempio per PSK

27 Elettronica per telecomunicazioni 53 Indice della lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione del clock sincronizzazione del clock con DLL separazione dati/clock, CDR Esempio di PLL integrato CD/HC

28 Caratteristiche particolari PLL per segnali digitali e analogici realizzato con tecnologie digitali ingresso per segnali Analogici oppure Digitali Scelta del DF più adatto a segnali/applicazione XOR, FF, PFD + pompa di carica (guadagno ) Filtro esterno scelta R-C, R-R-C,... Permette di realizzare sintetizzatori schema a blocchi 55 Demodulatori di fase XOR segnali con DC 50% aggancio con θe = π/2 Circuito sequenziale asincrono PFD duty cycle qualsiasi pompa di carica, guadagno di anello infinito aggancio con θe = 0 Flip Flop duty cycle qualsiasi aggancio con θe = π/2 56

29 VCO del 4046 Componenti esterni: R1, R2, C R2 R1 57 Caratteristica f(vc) Controllo di pendenza con R1 Controllo della frequenza iniziale con R2 f R2 R1 Vc schema elettrico 58

30 Sommario lezione B4 Sintesi di frequenza e di forme d onda sintetizzatori a interi e frazionari principio e caratteristiche dei DDS Sincronizzazione dati e clock moltiplicazione e sincronizzazione del clock separazione dati/clock, CDR Esempio di PLL integrato CD/HC Verifica lezione B4 Quali sono i vantaggi dei sintetizzatori frazionari? Nel cambio di canale, è più veloce un sintetizzatore o un DDS? Come si può introdurre una modulazione di fase in un DDS? Tracciare l andamento nel tempo di un segnale autosincronizzante. Quali funzioni può svolgere un PLL nei circuiti digitali? 60

31 Prossima unità (C) Sistemi e circuiti di conversione A/D e D/A Campionamento e quantizzazione rumore di aliasing, SNRq, ENOB Convertitori A/D Convertitori D/A Convertitori per usi speciali Laboratorio: misure su convertitore D/A 61 Prerequisiti per l unità C Da unità A amplificatori operazionali reazionati filtri Da altri corsi di elettronica differenza tra grandezze analogiche e numeriche circuiti logici elementari circuiti logici sequenziali (contatori, registri) Analisi di segnali in tempo e frequenza campionamento 62