GESTIONE PERIFERICHE PERIFERICHE DI I/O: GESTIONE SW E GESTIONE HW IMPLEMENTAZIONE SULLA PIATTAFORMA DI SIMULAZIONE MODIFICA DELLA MAPPA DI MEMORIA

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1 1 GESTIONE PERIFERICHE PERIFERICHE DI I/O: GESTIONE SW E GESTIONE HW IMPLEMENTAZIONE SULLA PIATTAFORMA DI SIMULAZIONE MODIFICA DELLA MAPPA DI MEMORIA

2 2 PERIFERICHE DI I/O: GESTIONE SW E GESTIONE HW

3 INTRODUZIONE: L IMPORTANZA DELL I/O 3 Dire che la gestione delle periferiche di un sistema e in particolare dell I/O è importante sembra banale ed universalmente riconosciuto. Meno banale se si pensa a situazioni particolari. Acquisisce dati sensoriali (pressione, temperatura) dalla mano sintetica del vigile del fuoco Ken Whitten e li inoltra sul sistema nervoso. Controlla la propulsione, l assetto, gestisce la comunicazione in BOB (Breathable Observable Bubble) Computer without I/O is like a car without wheels; great technology, but won t get you anywhere. (D. Patterson)

4 PERIFERICHE SEMPLICI: REGISTRI DI I/O 4 I sistemi embedded sono in grado di interfacciarsi con l esterno attraverso delle porte (canali) al fine di gestire le periferiche ad essi collegate. Fra le periferiche base da gestire ci sono quelle di I/O, e le più semplici in assoluto sono i registri di input e di output. Tipicamente i registri di I/O sono collegati al mondo esterno attraverso dei convertitori A/D (input) o D/A (output). I registri rappresentano le interfacce con l esterno per il processore, affinché sia in grado di prelevare e spedire i dati comunicando con l esterno.

5 MODELLO VERILOG DI UN REGISTRO DI INPUT module input_reg(clk, rst, RWAddr, to_data_bus, in_vector); //default module address parameter input_reg_addr =32'h ; input clk, rst; input [31:0] RWAddr; output [31:0] to_data_bus; input [31:0] in_vector; reg [31:0] to_data_bus, input_reg; 5 //at each clock cycle the input register is updated with the incoming //input signal clk) input_reg = in_vector; //if the address of the peripheral is carried on the read address //(RWAddr) the content of the register is sent to the output case (RWAddr) input_reg_addr: to_data_bus = input_reg; endcase endmodule

6 MODELLO VERILOG DI UN REGISTRO DI OUTPUT module output_reg(clk, we, RWAddr, from_data_bus, out_vector); //default module address parameter output_reg_addr =32'hF000; input we, clk; input [31:0] RWAddr; input [31:0] from_data_bus; output [31:0] out_vector; reg [31:0] out_vector; 6 //at each clock cycle if the address of the peripheral is carried on //the read address (RWAddr) and the write enable signal (we) is //enabled the output register is updated with the content of the //data bus clk) if (RWAddr == output_reg_addr) begin if (we) out_vector = from_data_bus; end endmodule

7 GESTIONE SINCRONIZZAZIONE 7 Tipicamente la CPU e periferiche hanno velocità differenti, per cui è necessario provvedere alla loro sincronizzazione. SOLUZIONI POSSIBILI SOFTWARE: polling HARDWARE: interrupt, controller DMA

8 SW: POLLING 8 La CPU inizia, dirige e termina l'operazione di I/O, rimanendo in attesa del completamento (I/O a controllo di programma). Le periferiche vengono interrogate periodicamente (polling) per capire se vi sono dati da leggere o se è possibile scrivere. Tutti i dati vengono scambiati tramite una porta di lettura/scrittura e la sincronizzazione usa registri di controllo delle porte di lettura/scrittura (i flag utilizzati per la verifica vengono re-inizializzati a termine operazione).

9 POLLING: PRO E CONTRO Chiaramente tutta la gestione dei dispositivi di I/O è totalmente demandata alla CPU che spreca la maggior parte del tempo dedicato al programma principale nell esecuzione del ciclo di polling. Questa tecnica dunque si può utilizzare per sistemi piccoli e poco complessi, in quanto benché sia poco oneroso in termini in termini di hardware risulta essere poco efficiente (scala male e costringe la CPU a lunghi periodi di busy waiting). Se ci sono più dispositivi connessi, il tempo che nel caso peggiore una periferica deve attendere prima che la CPU esegua il trasferimento richiesto può essere alto, e dipende dal numero di periferiche che la CPU interroga prima di arrivare a quella corrente. 9

10 POLLING: VALUTAZIONE TEMPO DI ATTESA 10 Processore: 500 MHz => clock 2 ns; 400 colpi di clock per ogni interrogazione a periferica(chiamata alla procedura di polling, accesso all interfaccia, ritorno). Mouse: interrogato 30 volte al secondo per non perdere movimenti dell utente. Hard disk: trasferimento dati in blocchi da 16 byte; velocità di trasferimento di 8 MB/sec.

11 POLLING: VALUTAZIONE TEMPO DI ATTESA 11 Mouse: cicli al secondo necessari per l interrogazione: # interrogazioni al sec * # cicli per interrogazione= 30 * 400 = cicli/sec overhead sul processore: # cicli al sec per interrogazione / # colpi di clock al sec = 12*10 3 /500*10 6 =0, => 0,002% Polling con un impatto trascurabile sul processore Hard disk: # interrogazioni al secondo: velocità trasferimento / dimensione = 8 MB/s /16B = 500K tr al sec cicli al secondo necessari per l interrogazione: 500K *400=2*10 8 cicli/sec overhead sul processore: 2*10 8 /500*10 6 =200*10 6 /500*10 6 =0,4=> 40% Polling con un impatto inaccettabile sul processore

12 HW: INTERRUPT 12 E inutile che il processore sprechi tempo nell attesa che la periferica sia pronta. E sufficiente che la procedura di lettura sia eseguita solo quando la periferica è pronta, per risparmiare un po' di tempo sprecato facendo busy waiting. Le interruzioni consentono una gestione asincrona dell operazione di I/O e, a patto che la periferica sia in grado di generare un segnale di interrupt. La CPU dunque non sarà costretta ad attendere il completamento dell operazione, ma risponderà semplicemente alla richiesta di interruzione

13 HW: INTERRUPT 13 Nel caso della gestione delle periferiche tramite interrupt è la periferica che comunica al processore il suo stato di pronto attraverso un segnale di interruzione, detto appunto interrupt. La CPU, che presumibilmente era impegnata nella esecuzione di una sequenza di istruzioni, la interrompe temporaneamente per eseguire la sequenza prevista dal protocollo del I/O. La sequenza di istruzioni che il processore esegue in seguito ad una interruzione viene detta routine di servizio (interrupt service routine).

14 INTERRUPT: CAMBIO DI CONTESTO 14 1) Interruzione 2) Salvataggio contesto Reg[31]:=PC, Registri utente Programma utente 3) PC=ind routine 4) Esecuzione ISR 5) Ripristino contesto PC:=Reg[31] Routine servizio di

15 INTERRUPT: CAMBIO DI CONTESTO Il salvataggio del contesto deve essere non interrompibile per evitare situazioni anomale: Il processore viene dotato di un flag IE (Interrupt Enable) indicante la interrompibilità del processore. Nel momento in cui viene accettata la richiesta di interruzione IE viene resettato e il processore diventa non interrompibile. Il processore tornerà ad essere interrompibile al ripristino del contesto. In pratica l operazione di I/O inizia su richiesta della periferica, che manda una richiesta sulla linea di ingresso dedicata (I_Req) della CPU. La CPU per comunicare con la periferica avrà anche una linea di uscita (ACK_INT). Appena possibile (dopo aver completato l istruzione corrente), per soddisfare la richiesta ricevuta, la CPU dovrà operare il salvataggio del contesto (interrompe il flusso sequenziale delle istruzioni, salva gli indirizzi, i registri, stato dell MMU, etc). Inizia l esecuzione di una interrupt service routine (ISR) in modalita interrupt. Quando completa la ISR, ripristina lo stato e ritorna al codice che stava eseguendo prima dell interruzione all indirizzo salvato. 15

16 INTERRUPT: ASPETTI NEGATIVI 16 Overhead per la CPU: Latenza dell Interrupt: intervallo di tempo che passa dall istante in cui viene generato l interrupt all istante in cui si inizia a lavorare per l I/O. Salvataggio dei Registri: i registri devono essere salvati all inizio della ISR e ripristinati alla fine. Sarà necessario dunque ridurre il più possibile il numero di registri da salvare (limitando quelli usati nella ISR) e/o utilizzare registri dedicati e/o set di registri aggiuntivi che si sovrappongono a quelli principali durante l esecuzione del ISR.

17 INTERRUPT: GESTIONE DI PIU PERIFERICHE Tipicamente la CPU dispone di un unica linea in ingresso dedicata alle richieste mentre le periferiche gestite tramite interrupt potrebbero essere svariate. Soluzione più semplice: Non c è distinzione fra gli interrupt di periferiche diverse ma tutte vengono convogliate su un unico piedino (OR fra tutte le sorgenti). Per ogni richiesta ricevuta la ISR fa POLLING fra tutte le periferiche collegate per vedere quale ha realmente effettuato la richiesta. L handshake necessario è implementato via SW dal driver. Soluzione più efficiente: Disponibilità di più linee di interruzione disponibili a discapito di una logica più complessa: è necessario un controllore per le interruzioni. Guadagno in termini di flessibilità grazie alla possibilità di gestire priorità e annidamenti. 17

18 INTERRUPT: VALUTAZIONE TEMPO DI ATTESA 18 Processore: 500 MHz => clock 2 ns; Overhead di 500 cicli di clock per ogni trasferimento, ISR inclusa. Hard disk: trasferimento dati in blocchi da 16 byte; velocità di trasferimento di 8 MB/sec. attivo il 5% del tempo. Interrupt rate: # interrogazioni al secondo: velocità trasferimento / dimensione = 8 MB/s /16B = 500K tr/sec Disk Polling: # interrogazioni al secondo * overhead per trasferimento = 500K tr/sec * 500 clk/tr = 250*10 6 clk/sec Overhead sul processore durante i trasferimenti: Disk Polling / CPU freq = 250*10 6 /500*10 6 = 50% Disco attivo 5% => 5% * 50% = 2.5% overhead totale (polling 40%)

19 HW: DMA Nel trasferimento di blocchi di dati l interrupt I/O può risultare comunque pesante perché durante il trasferimento di ogni blocco, la CPU è occupata nell inoltro di dati tra memoria e periferica. Liberare il processore dalla realizzazione del trasferimento, lasciandogli solo la supervisione dell operazione (specificare il blocco da trasferire, gestire l avvio e la chiusura) diminuisce ulteriormente l overhead sul processore. Direct Memory Access (DMA) ovvero accesso diretto alla memoria: viene realizzato tramite un dispositivo, noto come DMA controller (DMAC), capace di trasferire un blocco di dati tra la memoria ed una periferica e di generare un interrupt al termine. In generale l utilizzo di un DMAC consente di superare due limiti tipici sia dell I/O SW che di quello HW gestito tramite interrupt: la velocità di trasferimento non è più vincolata dalla velocità con la quale il processore può verificare e servire una periferica; le istruzione di I/O non sono più eseguite dalla CPU. 19

20 HW: DMA Il DMA in pratica è una periferica dedicata che si può sostituire alla CPU nel controllo del bus per operazioni di trasferimento dati fra i vari dispositivi di I/O e la memoria oppure fra due aree di memoria. Risulta essere molto utile quando devono essere trasferiti grandi quantità di dati che la CPU non deve elaborare (e.g. periferiche di acquisizione video, swap di pagine di memoria virtuale ). Nel frattempo, mentre il DMA si occupa del trasferimento, la CPU può continuare l esecuzione sequenziale del programma fino a quando non necessita di accedere al bus (e.g. a seguito di una miss in cache). Nel qual caso si metterà in attesa del segnale di interruzione del DMA per riacquisire il controllo del bus. 20

21 OVERHEAD SULLA CPU: NO DMA vs DMA 21

22 DMA: OPERAZIONI DA GESTIRE 22 La CPU fornisce le informazioni relative al blocco da trasferire ed inizializza il DMAC: base address IOAR data count DC controllo Control Register DMAC asserisce BUS REQUEST. La CPU rilascia il bus e asserisce BUS GRANT. Acquisito il bus, il DMAC trasferisce i dati da/verso la memoria incrementando IOAR e decrementando DC. Se DC 0 e il device esterno non è pronto, il DMAC rilascia il bus che ritorna alla CPU. Se DC = 0, il controllo ritorna alla CPU. Eventualmente, viene generata un interruzione.

23 DMA: VALUTAZIONE TEMPO DI ATTESA Processore: 500 MHz => clock 2 ns; Setup del DMAC: 1000 cicli Servizio dell interruzione: 500 cicli Hard disk: trasferimento dati in blocchi da 16 byte; velocità di trasferimento di 8 MB/sec. 23 # trasferimenti al secondo: velocità trasferimento / dimensione = 8 MB/s /16B = 500K tr/sec Overhead sul processore: (tpo setup + tpo servizio interruzione)* # trasferimenti al secondo = ( ) clk/tr * 500K tr/sec = 750*10 6 clk/sec % overhead => Overhead sul processore / CPU freq = 750*10 6 /500*10 6 = 1,5% (polling 40%, interrupt 2.5%) Con blocchi più grandi si possono raggiungere percentuali di overhead più basse, e.g con blocchi da 8 KB la percentuale di overhead sul processore è 0,3%

24 RIASSUMENDO 24

25 25 IMPLEMENTAZIONE SULLA PIATTAFORMA DI SIMULAZIONE

26 MEMORY MAPPED I/O vs INDEPENDENT I/O Ogni interfaccia viene selezionata dal processore tramite un indirizzo univoco. Si parla di Memory mapped I/O se l indirizzo in questione appartiene allo spazio di indirizzamento della CPU. Operazioni di I/O realizzate tramite istruzioni di MOVE Numero di I/O ports teoricamente illimitato Struttura del bus più semplice Si parla di Independent I/O se l indirizzo in questione appartiene ad uno spazio di indirizzamento separato. Istruzioni specifiche per l I/O (IN, OUT) Non si sacrificano indirizzi di memoria per l I/O Struttura del bus più complessa 26

27 MEMORY MAPPING 27 La comunicazione tra processore e periferica è implementata (completamente o in parte) tramite accessi in lettura/scrittura a locazioni di memoria (tradizionali load e store). A ciascun registro interno di ogni periferica è associato un indirizzo di memoria. Ovviamente lo spazio di memoria dedicato alle periferiche deve essere costituito da indirizzi non utilizzati per la memoria.

28 MEMORY MAPPING 28 LETTURA: Ogni qualvolta il processore necessita di acquisire un dato dall'esterno esegue una istruzione di load. L'indirizzo è quello del registro della periferica che si vuole leggere. Il dato viene copiato su uno dei registri interni per poter essere subito utilizzato o copiato in memoria. SCRITTURA: Ogni qualvolta il processore necessita di mandare un dato all'esterno esegue una istruzione di store. L'indirizzo è quello del registro della periferica sulla quale si vuole scrivere. Il dato viene copiato da uno dei registri interni sul registro.

29 SCRITTURA SULLE PERIFERICHE 29 Ciascuna periferica scrivibile ha la propria porta dati in ingresso collegata al bus di uscita del processore ed è inoltre collegata alla porta indirizzi. E' dotata di un decoder che abilita la scrittura su uno dei propri registri interni solo nel caso sul bus indirizzi si presenti l'indirizzo associato a quel registro e che il segnale di scrittura sia attivo.

30 LETTURA DALLE PERIFERICHE 30 Le periferiche da cui leggere hanno la porta dati in uscita collegata ad uno degli ingressi di un multiplexer Il multiplexer è collegato in uscita con la porta dati in ingresso del processore ed è controllato da un decoder che decodifica il bus indirizzi abilitando in uscita l'ingresso associato all'indirizzo decodificato. Ciascuna periferica è collegata alla porta indirizzi del processore. E' dotata di un decoder interno che manda in uscita il contenuto del proprio registro interno avente indirizzo uguale all indirizzo in transito sul bus apposito.

31 ES.0 DUE CANALI DI INGRESSO E UN CANALE DI USCITA 31 Applicazione: simulazione dell'esecuzione di applicazioni su un semplice sistema con 2 canali di ingresso ed un canale di uscita. Le periferiche sono mappate in memoria in maniera non contigua alla memoria dati.

32 ES.0 DUE CANALI DI INGRESSO E UN CANALE DI USCITA 32

33 ES.0 DECODER 33 module addr_decoder(address, Sel); input [31:0] Address; //received from the address bus output [2:0] Sel; //selection signal for the mux reg [2:0] Sel; begin case (Address) 32'h4000: Sel = 3'h1; // CH0 Input Register 32'h4004: Sel = 3'h2; // CH1 Input Register default: Sel = 3'h0; // Data_RAM or not addressable // memory selected endcase end endmodule

34 ES.0 MUX 8 TO 1 34 module mux_8x1(sel, Din0, Din1, Din2, Din3,Din4, Din5, Din6,Din7, Dout); // default data size parameter N=32; input [2:0] sel; //selection signal // incoming input register data (1 up to 8) input [N-1:0] Din0, Din1, Din2, Din3, Din4, Din5, Din6, Din7; // selected data to be sent to the CPU output [N-1:0] Dout; wire [N-1:0] Din0, Din1, Din2, Din3, Din4, Din5, Din6, Din7; reg [N-1:0] Dout; always@(sel or Din0 or Din1 or Din2 or Din3 or Din4 or Din5 or Din6 or Din7) begin casex (sel) 3'b000: Dout=Din0; // CH0 Input Register 3'b001: Dout=Din1; // CH1 Input Register 3'b010: Dout=Din2; // not assigned 3'b011: Dout=Din3; // not assigned 3'b100: Dout=Din4; // not assigned default : Dout=32'bx; endcase end endmodule

35 ES.0 MONITORAGGIO DI UN INPUT TRAMITE POLLING Supponiamo di voler monitorare due variabili fisiche (e.g. temperatura e umidità) e di voler generare un segnale di allarme i uscita se una delle due variabili assume un valore anomalo. A livello di simulazione le variabili di ingresso vengono modellate in Verilog. In pratica il testbench funge da ambiente col quale il sistema ES.0 interagisce. 35

36 ES.0 EMULAZIONE DEGLI INPUT TRAMITE TB <T<50 600%mm < U < 950 % mm

37 ES.0 EMULAZIONE DEGLI ALLARMI TRAMITE TB 37 ES.0 monitora i vaori in gioco e segnala un allarme se T>42 e U>900 % mm. L allarme viene codificato segnalando il valore 0 in uscita seguito immediatamente dal valore anomalo. PROCESSO DI GESTIONE DELL ALLARME: clk) begin if (!( CH0_OUT == CH0_OUT_OLD)) begin if ( CH0_OUT_OLD == 32'h0) begin $display(" \n ALLARME"); $display(" CH0 = %d \n \n", CH0_OUT); end end CH0_OUT_OLD = CH0_OUT; end

38 ES.0 SW POLLING PER LA GESTIONE DELL I/O 38 void _main( void ) { int CH0_IN_var, CH1_IN_var, CH0_OUT_var; int i, *p_reg_ch0_in, *p_reg_ch1_in, *p_reg_ch0_out; p_reg_ch0_in = (int*) 0x4000; p_reg_ch1_in = (int*)0x4004; p_reg_ch0_out = (int*)0x4008; for( i=0; i<num_iterazioni; i++) { // acquisizione temperatura CH0_IN_var = get_input(p_reg_ch0_in); // acquisizione umidità CH1_IN_var = get_input(p_reg_ch1_in); if( CH0_IN_var > 42 ){ send2out( 0, p_reg_ch0_out) ; send2out(ch0_in_var, p_reg_ch0_out) ; } //end check temperatura if( CH1_IN_var > 900 ){ send2out(0, p_reg_ch0_out) ; send2out(ch1_in_var, p_reg_ch0_out) ; } //end check umidità }//end for }

39 ES.0 SW POLLING PER LA GESTIONE DELL I/O 39 SCRITTURA SU REGISTRO D USCITA void send2out(int data, int* p_out) { } *p_out = (int) data; ACQUISIZIONE DATO PERIFERICA int get_input(int* p_out) { } Nota: return(*p_out); Viene predefinito il numero di monitoraggi delle variabili fisiche, anche se questa scelta è poco realistica. In teoria le variabili dovrebbero essere controllate dal reset allo shutdown o almeno fino a che l applicazione è attiva (OS sottostante).

40 40 MODIFICA DELLA MAPPA DI MEMORIA

41 ES.1 MODIFICA ALLA MAPPATURA IN MEMORIA 41 Modifica della piattaforma HW: Indirizzi utilizzati dall Address Decoder; Indirizzo Periferica. Modifica della routine SW di gestione dell I/O.