PIASTRA PER IL CABLAGGIO SPERIMENTALE E LA VERIFICA DI CIRCUITI DIGITALI

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1 IASA E IL ABLAGGIO SEIMENALE E LA EIFIA DI IUII DIGIALI

2 . - Descrizione generale La piastra per il cablaggio sperimentale e la veriica di circuiti digitali consta di: a. Doppia piastra di bread-board per il cablaggio dei circuiti digitali; b. Due interruttori antirimbalzo con diodi LED che consentono di visualizzare lo stato logico degli interruttori (ig. ); c. Otto interruttori con diodi LED che consentono di visualizzare lo stato logico degli interruttori (ig. ); d. Generatore di clock con requenza regolabile da 0,Hz a circa KHz (ig. ); e. Doppio visualizzatore a display a LED a 7 segmenti che accetta in ingresso il codice binario e consente una uscita esadecimale (ig. );. isualizzatore di stato logico con sedici diodi LED (ig. 5). Fig. Fig. Fig. Fig. Fig. 5 Il circuito da veriicare viene assemblato sulla piastra di bread-board, che deve essere preventivamente collegata alla tensione di alimentazione. I circuiti di comando sono nella parte ineriore della piastra, quelli di rilevazione sono nella parte superiore.

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4 6 diodi LED per visualizzare lo stato logico delle uscite del circuito sperimentale in esame Due visualizzatori a display a LED a sette segmenti interruttori antirimbalzo 8 interruttori con visualizzazione di stato logico a diodo LED Generatore di clock con requenze regolabili da 0,HZ a,7khz

5 . Generatore di clock.. orte a trigger di Schmitt Le porte a trigger di Schmitt, o con isteresi, hanno due soglie di commutazione distinte, Si esaa il caso di un inverter a trigger di Schmitt. o L e H. i o h L H i - Se i < L l ingresso viene riconosciuto sicuramente basso O - Se i > H l ingresso viene riconosciuto sicuramente alto O - Se L < i < H è riconosciuto lo stato precedente d ingresso l uscita rimane nello stato precedente La quantità h H L viene detta ampiezza dell isteresi. Le porte utilizzate per il generatore di clock sono le porte L 7LS, integrato che contiene due porte NAND a quattro ingressi a trigger di Schmitt. er esse si ha: L 0,8 e H,6 D N B A Y 0 8 7LS A B N D Y GND.. Astabile con porte a trigger di Schmitt (7LS) Nella conigurazione di igura, l uscita O dipende solo dallo stato dell ingresso pin ; se tale ingresso è riconosciuto basso O, se è riconosciuto alto O. Nell istante in cui si alimenta il circuito ( t t O ), la capacità è scarica e l ingresso risulta a potenziale di massa (livello d ingresso basso): l uscita si porta a livello alto. La capacità inizia a caricarsi, con costante di tempo, verso la tensione.

6 v o (t), v c (t) ½ 7LS O H L t t t t 0 H L t Quando la tensione uguaglia la tensione commuta dallo stato alto ) ( allo stato basso ) H l ingresso viene riconosciuto alto, l uscita e la capacità, con la stessa costante di tempo, ( partendo dalla tensione H, inizia a scaricarsi tendendo al valore. Quando, scaricandosi la capacità, la tensione uguaglia il valore riconosciuto basso, l uscita commuta dallo stato basso ) partendo dalla tensione L (, inizia a caricarsi verso ( ). Quando, caricandosi la capacità, la tensione uguaglia il valore riconosciuto alto, l uscita commuta dallo stato alto ) ( L, l ingresso viene allo stato alto ) e la capacità, ( allo stato basso ) H l ingresso viene e la capacità, con la stessa costante di tempo, partendo dalla tensione H, si carica verso il valore, e il ciclo si ripete. In uscita si ha un onda rettangolare di periodo H +. - alcolo di H Equazione di carica della capacità con t 0 e : L ( (t) + ( i )e tt + ( L ) e t Al tempo t t la tensione raggiunge il valore H, l uscita commuta da a t t t e imponendo che interrompendo la carica della capacità. enendo conto che H (t ) H, si calcola il semiperiodo H : (t t H ) + ( )e + ( )e L L H ( L )e H H e H H L H ln H L H ln L H

7 - alcolo di L Equazione di carica della capacità con : (t) + ( i )e t t tt + (H ) e Al tempo t t la tensione raggiunge il valore L, l uscita commuta da a t t e imponendo che interrompendo la carica della capacità. enendo conto che L (t ) L, si calcola il semiperiodo L : H t t H L (t ) + ( )e + ( )e L ( H )e L L e L L H L ln L H L ln H L Imponendo 0,,8, L 0,8, H,6, si ha: ln L H,8 0,8 ln,8,6 0,5 H,6 0 ; ln ln 0, 6 0,8 0 L H 0, 5 ; L 0, 6 ; + 0,5 + 0,6, olendo ottenere un segnale di clock con periodi uguali, si può utilizzare, sull uscita dell astabile, un ilp-lop JK come divisore di requenza. Se si utilizza il FFJKE 7LS76, l uscita commuterà ogni qual volta sull ingresso di clock è presente un ronte di discesa. H L lock asimmetrico Divisore di requenza FFJK OA KA OA lock asimmetrico 6 J 6 K ½ 776 l Q 5 lock simmetrico OS OS t KS KA / t

8 Se si vuole una requenza di clock K, bisogna dimensionare l astabile per una requenza K. olendo un segnale di clock con possibilità di regolazione della requenza, si può rendere variabile la resistenza del ramo di retroazione, mettendo in serie alla resistenza un potenziometro. La soluzione scelta consente di avere un intervallo di variazione limitato e un valore del potenziometro non troppo basso: con K 0 ; K 0 cursore in B ; K cursore in A K // K + K 0 + per per K 0 K A B 0 8 O ½ 7LS 7 La costante di tempo è ( + // ) e assume i valori estremi: per K 0, cursore in A - ( + ) per K, cursore in B - Al corrisponde la massima requenza dell intervallo di variazione, al corrisponde la ima requenza dell intervallo di variazione. È anche possibile cambiare l intervallo cambiando la capacità inserita. Il circuito completo è riportato nella pagina seguente. La seconda NAND del 7LS viene utilizzata per eliare dal segnale ogni eetto residuo dei transitori di carica e di scarica della capacità. Il secondo FFJK del 7LS76 viene utilizzato come divisore di requenza in modo da avere un uscita addizionale con requenza dimezzata rispetto alla prima.

9 A B Output clock K 0 I 8 ½ 7LS 5 I 6 5 J K l I Q 5 6 J K 7 8 l Q I Output clock K / 7 ½ 7LS ½ 7LS76 ½ 7LS76 70Ω 70µ F 0,7µ F I 7LS,7KΩ 7µ F 0,µ F I 7LS76 KΩ,7µ F

10 .. - Deinizione dei componenti Si vuole, con 70µ F, un intervallo di requenze 0,Hz Hz 0,HZ HZ 0,HZ HZ 0,Hz Hz,5s 0,5s,,5,,,08s con ( + ), 0,5,, 0,08s con Si calcola il valore di : Si calcolano i valori di e 0,08 Ω 70Ω :,08 + ) 70,6KΩ 70 0 ( > deve risultare > 0 onendo KΩ, si ha:,6 0 0,8KΩ,7KΩ 0,6 0,7 0 0,87KΩ valore più che accettabile. +, on i valori utilizzati ( 70Ω,,7KΩ, KΩ ), si ha: 70Ω ; ,87 0,KΩ ;,87KΩ Intervallo di requenze che si coprono con la capacità 70µ F:

11 ,s, 0,65s 0,65,77Hz ( + ), ,0s,,8s,8 0,08Hz 0,08,77 0,0Hz ;,885Hz ; 0,0Hz,885Hz 0,0,885 0,0Hz ; 0,Hz ; 0,0Hz 0,Hz Se si cambia la capacità con una il cui valore sta con quello della capacità in un rapporto di 0, tutti i valori in cui compare la capacità varieranno di un valore 0, e gli intervalli delle requenze incrementeranno di 0 volte. rendendo valori delle capacità che stanno tra loro in un rapporto di 0, si ha: , µ F ;,7µ F ; 0,7µ F Intervallo di requenze che si coprono con la capacità 7µ F : ,ms, 6,5ms 6,5 0 7,7Hz ( + ), ,0s, 0,8s 0,8,08Hz,08 7,7,0Hz ; 8,85Hz ;,0Hz 8,85Hz,0 8,85,0Hz ;,Hz ;,0Hz,Hz Intervallo di requenze che si coprono con la capacità,7µ F : 70,7 0 6,ms,,65ms, Hz

12 ( + ), 0, ,ms,,8ms,8 0 0,8Hz 0,8 77 0,Hz ; 88,5Hz ; 0,Hz 88,5Hz 0, 88,5 0,Hz ;,Hz ; 0,Hz,Hz Intervallo di requenze che si coprono con la capacità 0,7µ F: 70 0, ,ms, 0,65ms 0,65 0,77KHz ( + ), 0 0,7 0 6,0ms,,8ms,8 0 08Hz 08,77 0 0Hz ;,885KHz ; 0Hz 0 88,5 0Hz ; Hz ; 0Hz Hz iassumendo, le portate teoriche sono: 70µ F ; 0,0Hz 0,Hz ; 0,0Hz,885Hz 7µ F ;,0Hz,Hz ;,0Hz 8,85Hz,7µ F ; 0,Hz,Hz ; 0,Hz 88,5Hz 0,7µ F ; 0Hz Hz ; 0Hz 885Hz In tale modo si coprono tutte le requenze da 0,Hz a 885Hz. Le misure eettuate sul circuito danno i seguenti valori:,885khz

13 70µ F ; 0,Hz Hz ; 0,Hz Hz 7µ F ; 0,6Hz 8,7Hz ;,Hz 7,5Hz,7µ F ; 6,Hz 08Hz ;,6Hz 7Hz 0,7µ F ; 66Hz 00Hz ; Hz 060Hz on,8, 0,,6.

14 . isualizzatore di stato logico a diodi LED er pilotare i diodi LED si utilizza l integrato 7LS, che è un circuito pilota per 8 bus-line. Il circuito è il seguente: 0 G A A 6 A 8 A G A A 5 A 7 A 7 L S 0 Y Y Y Y Y Y Y Y La capacità 0,µ F cortocircuita a massa i rumori che potrebbero propagarsi attraverso l alimentazione. Assumendo,, F, I F 5mA, si calcola il valore di : F, 60Ω 70Ω I 5 0 F er il quale si utilizza il valore commerciale di 70Ω. Il 7LS è dotato degli ingressi di abilitazione G (pin ), che abilita i primi quattro driver (pin,, 6, 8), e G (pin ), che abilita i secondi quattro driver (pin,, 5, 7). ali ingressi sono attivi a livello basso, ossia per utilizzare il visualizzatore a LED bisogna collegare a massa G e G. oiché gli ingressi non utilizzati sono interpretati come ingressi a livello alto e ciò provoca la loro accensione. er spegnere i LED non utilizzati bisogna collegare a massa gli ingressi di tali LED.

15 . Interruttori di stato logico d ingresso con visualizzazione dello stato logico mediante LED 0 G G A A 6 A 8 A A A 5 A 7 A 7 L S 0 Y Y Y Y Y Y Y Y Ω KΩ er il corretto unzionamento del circuito gli ingressi di abilitazione G e G devono essere collegati a massa.

16 5. Interruttori antirimbalzo Aprendo e chiudendo un interruttore meccanico, si possono generare degli impulsi indesiderati che verrebbero interpretati, dal circuito pilotato, come eettive aperture e chiusure dell interruttore, con conseguente malunzionamento del circuito stesso. Questo inconveniente incide, in modo ortemente negativo, sui circuiti sequenziali. Se si utilizza un deviatore (come interruttore) il circuito antirimbalzo può essere realizzato da due porte NAND a due ingressi in conigurazione di FFS, come in igura. Q OU S Q L Il LED acceso indica che sull uscita è presente un livello logico alto, se spento un livello logico basso. Se si commuta il deviatore nella posizione, si ha: 0 S Q Q 0 LED acceso Anche se per eetto del rimbalzo meccanico S si porta a zero, non si ha commutazione dell uscita, 0 in quanto la combinazione è quella di memoria, ossia l uscita mantiene lo stato precedente S (Q). erché l uscita commuti da a 0 bisogna spostare il deviatore nella posizione S: S 0 Q 0 Q LED spento Anche in questo caso il rimbalzo meccanico del deviatore non ha alcun eetto sull uscita. er la realizzazione del circuito si utilizza un integrato L 7LS00, che contiene porte NAND a ingressi. Utilizzando tutte e quattro le porte si realizzano due interruttori antirimbalzo, secondo lo schema seguente.

17 S 6 Q Q OU L ½ 7LS S 0 8 Q Q OU L ½ 7LS00 KΩ 70Ω L

18 6. doppio visualizzatore con display a LED a 7 segmenti Si utilizza il decoder driver LAH esadecimale 7 segmenti a bit 68. tale circuito, a livello alto, è in grado di erogare una corrente di ma e pilotare direttamente un display a LED a 7 segmenti; è in grado di visualizzare il codice esadecimale; portando alto l ingresso LE (latch enable) è possibile memorizzare in uscita l ultimo valore, indipendentemente dal valore d ingresso; pilota display a catodo comune. Il circuito è il seguente. MSB LSB LE BI D B A 6 8 BO 8 a b c d e g a b c d e g e a g d, 8 b c Il secondo visualizzatore con display a LED a 7 segmenti è la replica del primo er il corretto unzionamento del visualizzatore bisogna collegare l ingresso LE a massa.

19 6. ircuito stampato della piastra sperimentale

20 7. - omponenti, resistenze, condensatori, circuiti integrati per la realizzazione della piastra Interruttori di comando Descrizione Quantità Note ircuito integrato L 7LS 8 Bus line driver Miniswitch x 8 o x 0 Da circuito stampato di 70Ω 8 di KΩ 8 di 00ηF oliestere o a disco Diodo LED 8 Zoccolo 0 pin ontatti a tulipano 0 isualizzatore a 6 diodi LED Descrizione Quantità Note ircuito integrato L 7LS 8 Bus line driver di 70Ω 6 Diodo LED 6 di 00ηF oliestere o a disco Zoccolo 0 pin ontatti a tulipano 60 Due interruttori privi di rimbalzo Descrizione Quantità Note ircuito integrato L 7LS00 NAND a ingressi di KΩ L di 70Ω di 00ηF oliestere o a disco Deviatori iatura Da pannello Zoccolo pin ontatti a tulipano 6

21 Generatore di clock Descrizione Quantità Note ircuito integrato L 7LS NAND a ingressi a trigger di Schmitt ircuito integrato L 7LS76 FFJKNE (master slave) Zoccolo pin Zoccolo 6 pin di 70Ω di,7kω di KΩ otenziometro lineare di 70µF Elettrolitico verticale di 7µF Elettrolitico verticale di,7µf Elettrolitico verticale di 0,7µF Elettrolitico verticale di 00ηF oliestere o a disco ontatti a tulipano 0 onticelli isualizzatori a display a LED a 7 segmenti Descrizione Quantità Note ircuito integrato 68 decoder driver LAH esadecimale 7 segmenti a bit Zoccolo 6 pin Display 7 segmenti K comune Serie FND500 di 00ηF oliestere o a disco ontatti a tulipano 5

22 8. Sbroglio del circuito 8.. isualizzatore di stato logico a 8 diodi LED GND Y A Y A Y A Y A A Y A Y A Y A Y G G

23 8.. Interruttori con visualizzazione dello stato logico a diodi LED G Y A Y A Y A Y 7LS A G A Y A Y A Y A Y GND

24 8.. Interruttori privi di rimbalzo L L 7LS00 8 Y GND 7 A Y 6 0 B B 5 Y A A Y B B A

25 8.. isualizzatore a display a 7 segmenti a diodi LED g K a b e d K c g a b c d e 68 B LE BO BI D A GND 8

26 8.5. Generatore di clock D nc B A Y K Q Q K Q Q J GND 7LS 7LS A B nc D Y GND K L J K L 6

27 INDIE. - Descrizione generale. Generatore di clock 5.. orte a trigger di Schmitt 5.. Astabile con porte a trigger di Schmitt (7LS) Deinizione dei componenti 0. isualizzatore di stato logico a diodi LED. Interruttori di stato logico d ingresso con visualizzazione dello stato logico mediante LED 5 5. Interruttori antirimbalzo 6 6. doppio visualizzatore con display a LED a 7 segmenti 8 6. ircuito stampato della piastra sperimentale 7. - omponenti, resistenze, condensatori, circuiti integrati per la realizzazione della piastra 0 8. Sbroglio del circuito 8.. isualizzatore di stato logico a 8 diodi LED 8.. Interruttori con visualizzazione dello stato logico a diodi LED 8.. Interruttori privi di rimbalzo 8.. isualizzatore a display a 7 segmenti a diodi LED Generatore di clock 6