Architettura dei Calcolatori Elettronici

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1 rchitettura dei Calcolatori lettronici

2 Caratteristiche di un calcolatore elettronico Capacità di eseguire sequenze di istruzioni memorizzate Calcolatore = nità di laborazione + nità di Controllo 1. Preleva le istruzioni dalla memoria 2. Interpreta i codici di istruzione 3. ffettua le azioni che questi prevedono Programma = Insieme organizzato di istruzioni

3 Componenti di un Computer

4 Organizzazione generale

5 Schema di riferimento Per Il momento lo schema di riferimento sarà quello di figura Corrisponde allo schema dei PC anni 80 Tuttora in largo uso nei sistemi di controllo CP Controllo Indirizzi emoria I/O

6 rchitettura di Von Neuman Indirizzi CP Controllo emoria emoria indifferenziata per dati o istruzioni. Solo l'interpretazione da parte di CP stabilisce se una data configurazione di bit è da riguardarsi come un dato o come un'istruzione

7 Collo di Bottiglia Von Neumann L organizzazione di Von Neumann è quella più popolare Consente al processore di manipolare i programmi in modo più semplice Svantaggi La limitata larghezza di banda della memoria ha un impatto negativo sulla velocità di esecuzione dell applicazione Questo fenomeno è noto come Von Neumann bottleneck

8 rchitettura Harward Indirizzi Indirizzi emoria Istruzioni Istruzioni CP emoria Controllo Controllo Le istruzioni e i dati sono memorizzati in memorie distinte prestazionialteadprocessorineiutilizzataprincipalmente e nelle architetture dedicate per applicazioni di elaborazione digitale dei segnali ( DSP )

9 Struttura della CP in ingresso nità Operativa ( datapath ) CP in uscita clock comandi condizioni Istruzione nità di Controllo Comandi

10 Fetch-secuzione Fetch e decodifica: Prelievo e decodifica dell istruzione Fase comune a tutte le istruzioni secuzione: Fase in cui vengono eseguite le azioni previste dal codice di operazione Fase diversa da istruzione a istruzione Inizio esecuzione Fetch xecute Fine esecuzione

11 Il Programma Programma = Sequenza di istruzioni Le istruzioni sono in memoria a indirizzi contigui Occorre un registro per memorizzare l indirizzo della prossima istruzione da eseguire ( PC ) sualmente denominato Program Counter termine dell esecuzione di un istruzione, PC deve puntare alla prossima istruzione ( bytes Le istruzioni sono a lunghezza fissa (stesso # di PC è incrementato di una quantità pari a tale numero Le istruzioni hanno lunghezza variabile PC deve essere incrementato di volta in volta della dimensione in byte dell istruzione appena eseguita Le istruzioni di salto hanno l effetto di aggiornare il PC con l indirizzo di destinazione del salto

12 lementi fondamentali della CP CP.C. DTPTH 1 Logica Comandi n di Controllo Condizioni L Indirizzi OI I PC I/O D Controllo

13 egistri di CP I: sato per contenere l'istruzione in corso di esecuzione Caricato in fase di fetch appresenta l'ingresso che determina le azioni svolte durante la fase di esecuzione PC: Tiene traccia dell'esecuzione del programma Contiene l indirizzo di memoria in cui è memorizzata la prossima istruzione da eseguire

14 egistri di CP : contiene l'indirizzo della locazione di memoria da leggere o scrivere La dimensione di determina l'ampiezza dello spazio di memoria fisica Dalla fine degli anni '80 vengono prodotti microprocessori con bus indirizzi a 32 bit D: egistro attraverso il quale viene scambiata l'informazione tra la memoria e la CP Tradizionalmente la dimensione di D dà la misura del grado di parallelismo della macchina (8, 16, 32, 64 bit) 0, 1,...n: egistri di uso generale

15 Diagrammi a Stati della CP durante l esecuzione delle istruzioni =PC D=[] I=D Decodifica del Codice Operativo e incremento del PC FS DI FTCH DCOD xecute Istruzione 1 xecute Istruzione N FS DI CT

16 Struttura Semplificata di una CP Bus Controllo Leggi Scrivi nità di controllo PC emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

17 sempio: Lettura dalla emoria ( Fetch(1/3 Fase di Bus Controllo =PC Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

18 sempio: Lettura dalla emoria ( Fetch(2/3 Fase di Bus Controllo D=[] Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

19 sempio: Lettura dalla emoria ( Fetch(3/3 Fase di Bus Controllo I=D Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

20 sempio: Lettura dalla emoria Fase di decode Bus Controllo DCODIFIC Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

21 sempio: Lettura dalla emoria ( execute(1/3 Fase di Bus Controllo Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

24 sempio: Somma tra 2 numeri Fase di execute Bus Controllo Leggi Scrivi PC nità di controllo emoria centrale o periferiche Indirizzo Bus Indirizzi Dato Bus D I egistro egistro... egistro PSW L stato segui Operazione nità centrale

25 Implementazione della fase di esecuzione L implementazione della fase di esecuzione dipende dalle risorse a disposizione e dal modo in cui sono organizzate

26 ( vers.1 ) Fase di xecute dd 3, 1, 2 1 BS 2 BS=1; Temp1:=BS 3 Temp1 L BS=2; Temp2:=Temp1+BS BS=Temp2; 3:=BS Temp2

29 Fase di xecute vers. 2 BS BBS CBS 1 dd 3, 1, BS=1; BBS=2; 3:=BS+BBS; L

30 Fase di xecute vers. 3 BS BBS 1 SCL 1 SCL 2 SCS DD 3,1,2 BS=2; :=BS; BBS=1; B:= BBS SCS B L SCS is is=+b BBS=is; 3:=BBS SCS B SC OP SCL 1 =1 BBS=1 SCL 4 SCL 2 =1 SCS =1 BS=2 :=BS SCS B =1 B:=BBS

31 Fase di xecute vers. 3 BS BBS 1 SCL 1 SCL 2 SCS DD 3,1,2 BS=2; :=BS; BBS=1; B:= BBS SCS B L SCS is is=+b BBS=is; 3:=BBS SCS B SC OP SC OP = + luoutput=+b SCL 4 SCS =1 is:=luoutput

32 Fase di xecute vers. 3 BS BBS 1 SCL 1 SCL 2 SCS DD 3,1,2 BS=2; :=BS; BBS=1; B:= BBS SCS B L SCS is is=+b BBS=is; 3:=BBS SCS B SC OP SCL 4 =1 BBS=is SCL 4 SCS 3 =1 3:=BBS

33 ealizzazione di un processore sequenziale Consideriamo un processore sequenziale in grado di implementare le seguenti classi di istruzioni Istruzioni di tipo ( operandi solo registri ) Istruzioni di Load/Store (lettura da memoria, scrittura su memoria) Istruzioni di branch (Salto condizionato)

34 Istruzioni add rd, rs, rt Istruzioni di tipo eg[rd] = eg[rs]+eg[rt] s t rd Istruzioni di salto ( PC=PC+est_segno(spiazzamento<<2 beq rs,rt spiazzamento if(rs==rt) rs rt spiazzamento

35 Istruzioni Istruzioni di riferimento a memoria lw rt, spiazzamento (rs) eg[rt] =[eg[rs]+est_segno(spiazzamento)] rs rt spiazzamento sw rt, spiazzamento (rs) [eg[rs]+est_segno(spiazzamento)] = eg[rt] rs rt spiazzamento

36 secuzione delle istruzioni Supponiamo che l esecuzione delle istruzioni possa essere realizzata nelle seguenti 5 fasi Fetch ( lettura delle istruzioni ) Decode (decodifica delle istruzioni ) xecute (esecuzione di una operazione) emory ccess ( accesso in memoria in lettura/scrittura) Write Back ( scrittura nel registro destinazione)

37 acchina a stati del processore Prelievo istruzione Istr. secuzione Branch secuzione Decodifica secuzione Load ccesso memoria Store Scrittura eg Lett. em Scritt. em. Scrittura eg

38 Datapath Individuiamo i componenti per realizzare il datapath analizzando i componenti richiesti per realizzare le diverse fasi Individuiamo i segnali di controllo che l unità di controllo deve generare per il datapath ssumiamo che il processore faccia uso dei seguenti registri I, PC, egister File (banco di registri) ssumiamo di non fare uso del registro

39 Componenti e segnali per realizzare il Fetch delle istruzioni I:=[PC]; PC:=PC+4 P C PCWrite + is. emead Ind Lettura Scrittura Lettura I S T IWrite Il contenuto del PC viene usato per indirizzare la memoria memorizzatavienel istruzione nel registro I registro istruzione 4 isorse richieste PC, I, em(pc), DD(PC,4) Segnali di controllo PCWrite, IWrite, emead

40 Componenti e segnali di controllo per realizzare il Decode delle istruzioni :=eg[ I[6:10] ]; B:= eg[i[11:15]]; nità di Controllo Write I S T eg. s eg. t eg. Scrittura Scrittura Datos Datot FIL B BWrite isorse richieste I, egister File,,B Segnali di controllo write, BWrite

41 Componenti e segnali per il calcolo della destinazione del Branch I S T I[16:31] ( Target:=PC+est_segno(I[16:31]<<2 st. Segno P C Shift S.2 bit + is. TargetWrite T T Il calcolo dell indirizzo Target serve solo per le istruzioni branch Può essere eseguito durante la fase di decode isorse richieste I, stensione in segno, ShiftLeft(2 bit), DD(PC,stSegno(ShiftLeft(2 bit))) Segnali di controllo TargetWrite

42 Componenti per realizzare l xecute delle istruzioni nità di Controllo luoutput:= op B Lop=op I S T B L is. luoutput luoutwrite isorse richieste I,,B, L(,B,Lop), luoutput Segnali di controllo luop=op, luoutwrite

43 Componenti per realizzare l xecute delle istruzioni Branch If (zero) PC:=Target PCWriteCond nità di Controllo Lop=Sub T T P C I S T B - zero La condizione zero è ottenuto realizzando la differenza -B isorse richieste I, PC, Target,,B, L(,B,-) Segnali di controllo PCWriteCond, Lop=Sub

44 Componenti per realizzare l xecute delle istruzioni di accesso alla memoria ([ est_segno(i[16:31 luoutput:= + nità di Controllo Lop=dd I S T I[16:31] st. Segno + is. luoutput luoutwrite isorse richieste I,, st. segno, L(,stSegno,+), luoutput Segnali di controllo luoutwrite, Lop=dd

45 Componenti per realizzare la lettura delle istruzioni di accesso alla memoria nità di Controllo em-data=[luoutput] I S T luoutput emead Ind Lettura Lettura em Data emdatawrite Scrittura isorse richieste I, luoutput, emdata Segnali di controllo emead, emdatawrite

46 Componenti per realizzare la scrittura delle istruzioni di accesso alla memoria nità di Controllo [luoutput]=b emwrite I S T luoutput B Ind Lettura Scrittura Lettura isorse richieste I, em(luoutput), luoutput, B Segnali di controllo emwrite

47 Componenti per realizzare il Write back delle istruzioni nità di Controllo eg[i[16:20]]:= luoutput egwrite I S T I[16:20] eg. s eg. t eg. Scrittura DatoScrittura Datos Datot FIL luoutput isorse richieste I, luoutput, egfile(i[16:20], luoutput) Segnali di controllo egwrite

48 Componenti per realizzare il Write back delle istruzioni di accesso alla memoria nità di Controllo eg[i[11:15]]:= em-data egwrite I S T I[11:15] eg. s eg. t eg. Scrittura DatoScrittura Datos Datot FIL em Data isorse richieste I, emdata, egfile(i[11:15], emdata) Segnali di controllo egwrite

49 iassumendo Fetch: PC, I, em(pc), DD(PC,4) o L(PC,4,+) Decode: I, stensione in segno, ShiftLeft(2 bit), DD(PC,stSegno(ShiftLeft(2 bit))) o L(PC, stsegno(shiftleft(2 bit)),+) xecute I,,B, L(,B,Lop), luoutput (Istr. ) I, PC, Target,,B, L(,B,-) I,, st. segno, L(,stSegno,+), luoutput (Istr. Load/Store) emccess I, luoutput, emdata (load) I, em(luoutput), luoutput, B (store) Write Back I, luoutput, egfile(i[16:20], luoutput) (WB Istr ) I, emdata, egfile(i[11:15], emdata) (Wb Istr Load)

50 Ingressi multiplexati per alcuni componenti lcune risorse hanno in fasi diverse ingressi diversi emoria PC (fetch) o luoutput (emory access Store) L L(PC, 4,+) (fetch), L(PC, stsegno(shiftleft(2 bit)),+) (decode ) L(, B,Lop) (execute o branch) L(, stsegno,+) (execute Load/store) egister File egfile(i[16:20], luoutput) (WB Istr ) egfile(i[11:15], emdata) (Wb Istr Load) PC L(PC, 4,+) (fetch) Target (execute branch) Soluzione: si usano multiplexer per inviare gli ingressi corretti

51 nità Operativa+Segnali di Controllo P C Ind Lettura Scrittura Lettura I S T eg. Let. 1 eg. Scrittura Scrittura Let. 1 eg. Let. 2 Let. 2 L st. Segno Shift S.2 bit Zero is. F I L Shift S.2 bit T T nità di Controllo egdest egwrite LSel LSelB Lop TargetWrite PCSource em2eg IWrite emwrite emead IorD PCWrite PCWriteCond B luoutput em Data 4 Write BWrite luoutwrite emdatawrite

52 Istruzione : Instuction Fetch I:=[PC]; PC=PC+4 P C Ind Lettura Scrittura Lettura I S T eg. Let. 1 eg. Scrittura Scrittura Let. 1 eg. Let. 2 Let. 2 L st. Segno Shift S.2 bit Zero is. F I L Shift S.2 bit T T nità di Controllo egdest egwrite LSelB LSel Lop TargetWrite PCSource em2eg IWrite emwrite emead IorD PCWrite PCWriteCond B luoutput em Data emdatawrite luoutwrite

53 Istruzione : Instuction Decode ( Target:=PC+est_segno(I[16:31]<<2 :=eg[ I[6:10] ]; B:= eg[i[11:15]]; PCWriteCond PCWrite IorD emead emwrite IWrite em2eg nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest 0 P C Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

54 Istruzione : xecute luoutput:= op B PCWriteCond PCWrite IorD emead emwrite IWrite em2eg nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

55 Istruzione : Write back P C Ind Lettura Scrittura Lettura I S T eg. Let. 1 eg. Scrittura Scrittura Let. 1 eg. Let. 2 Let. 2 L st. Segno Shift S.2 bit Zero is. F I L Shift S.2 bit T T nità di Controllo egdest egwrite LSelB LSel Lop TargetWrite PCSource em2eg IWrite emwrite emead IorD PCWrite PCWriteCond B luoutput em Data 4 eg[i[16:20]]:= luoutput 1 1 emdatawrite luoutwrite

56 secuzione delle istruzioni di tipo Passo Prelievodell istruzione Instruction Fetch Decodificadell istruzione Instruction Decode secuzione xecute Scrittura Write back Operazioni I:=[PC]; PC=PC+4 :=eg[ I[6:10] ]; B:= eg[i[11:15]]; ( Target:=PC+est_segno(I[16:31]<<2 luoutput:= op B eg[i[16:20]]:= luoutput

57 Istruzioni di lettura memoria La fase di Instruction Fetch e Instruction Decode sono identiche a quelle degli altri tipi di istruzioni

58 Istruzioni di lettura memoria: xecute PCWriteCond PCWrite IorD emead emwrite IWrite em2eg ([ est_segno(i[16:31 luoutput:= + nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

59 Istruzioni di lettura memoria: emory ccess em-data=[luoutput] PCWriteCond PCWrite IorD emead emwrite IWrite em2eg nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C 1 Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

60 Istruzioni di lettura memoria: Write back eg[i[11:15]]:= em-data PCWriteCond PCWrite IorD emead emwrite IWrite em2eg nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C Ind Lettura Scrittura Lettura emdatawrite I S T em Data 0 0 eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

61 secuzione delle istruzioni di lettura memoria Passo Prelievodell istruzione I:=[PC]; PC=PC+4 Operazioni Decodificadell istruzione secuzione :=eg[ I[6:10] ]; B:= eg[i[11:15]]; ( Target:=PC+est_segno(I[16:31]<<2 ([ est_segno(i[16:31 luoutput:= + ccesso in lettura em-data=[luoutput] Scrittura eg[i[16:20]]:= em-data

62 Istruzione branch: xecute If (zero) PC:=Target P C Ind Lettura Scrittura Lettura I S T eg. Let. 1 eg. Scrittura Scrittura Let. 1 eg. Let. 2 Let. 2 L st. Segno Shift S.2 bit Zero is. F I L Shift S.2 bit T T nità di Controllo egdest egwrite LSelB LSel Lop TargetWrite PCSource em2eg IWrite emwrite emead IorD PCWrite PCWriteCond B luoutput em Data emdatawrite luoutwrite

63 secuzione delle istruzioni Branch Passo Prelievodell istruzione Instruction Fetch Decodificadell istruzione Instruction Decode secuzione xecute Operazioni I:=[PC]; PC=PC+4 :=eg[ I[6:10] ]; B:= eg[i[11:15]]; ( Target:=PC+est_segno(I[16:31]<<2 If (zero) PC:=Target

64 Istruzione di scrittura memoria: xecute PCWriteCond PCWrite IorD emead emwrite IWrite em2eg ([ est_segno(i[16:31 luoutput:= + nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

65 Istruzione di scrittura memoria: emory access [luoutput] = B PCWriteCond PCWrite IorD emead emwrite IWrite em2eg nità di Controllo PCSource TargetWrite Lop LSel LSelB egwrite egdest P C 1 Ind Lettura Scrittura Lettura emdatawrite I S T em Data eg. Let. 1 eg. Let. 2 eg. Scrittura Scrittura F I L st. Segno Let. 1 Let. 2 B 4 Shift S.2 bit L Zero is. Shift S.2 bit T T luoutput luoutwrite

66 secuzione delle istruzioni di scrittura memoria Passo Prelievodell istruzione I:=[PC]; PC=PC+4 Operazioni Decodificadell istruzione secuzione :=eg[ I[6:10] ]; B:= eg[i[11:15]]; ( Target:=PC+est_segno(I[16:31]<<2 ([ est_segno(i[16:31 luoutput:= + ccesso in scrittura [luoutput] = B;

67 acchina a stati del processore Prelievo istruzione Istr. secuzione Branch secuzione Decodifica secuzione Load ccesso memoria Store Scrittura eg Lett. em Scritt. em. Scrittura eg

68 Segnali di controllo primi due stati Prelievo istruzione LSel=0; LSelB=01; LOp=00;IorD=0; emead=1; IWrite=1; PCWrite=1; PCSource=01 Decodifica LSel=0; LSelB=11; LOp=00; TargetWrite=1; Write=1; Bwrite=1; Op= Op=Branch Op=Load o Store secuzione Istr. secuzione Branch secuzione Load/Store

69 Segnali di controllo secuzione Istr. secuzione da Decodifica lusel=1; luselb=00; luop=10; luoutwrite=1 Scrittura lusel=1; luselb=00; luop=10; egdest=1;egwrite=1; emtoeg=0; Prelievo

70 Segnali di controllo accesso memoria da Decodifica secuzione Load/Store lusel=1; luselb=10; luop=00; luoutwrite=1 OP=Load OP=Store lusel=1; luselb=10; luop=00; IorD=1; emead=1; emdatawrite=1 lusel=1; luselb=10; luop=00; IorD=1; emwrite=1; eddest=0;egwrite=1; emtoeg=1; Prelievo

71 ealizzazione dell unità di controllo La realizzazione dell unità di controllo equivale alla realizzazione di una rete sequenziale sincrona Data la macchina a stati, è necessario realizzare la funzione stato prossimo la funzione delle uscite ovvero i segnali di controllo Possibili implementazioni dell unità di controllo Cablata icroprogrammata

72 Logica cablata Progetto Come sintesi di rete sequenziale ingressi: I, Stato uscite: comandi, Stato prossimo so di O. La rete che definisce stato prossimo e i segnali di controllo è implementata mediante una memoria O che ha come ingressi (indirizzi alla O): I, stato di O, stato di C uscite: comandi, ingressi di eccitazione dei FF di stato Progettazione con CD per VLSI ealizziamo un modello HDL e facciamo la sintesi

73 ealizzazione cablata nità di Controllo ete Combinatoria Ingressi s c i t e nità Operativa egistro di Stato Stato Prossimo Condizioni Cod.Op. eg.istruzione Complessità di C: 2 N_ingressi x (N_uscite+log 2 N_stati)

74 ealizzazione cablata nità di Controllo ete Combinatoria Ingressi ete Combinatoria s c i t e nità Operativa egistro di Stato Stato Prossimo Condizioni Cod.Op. eg.istruzione Complessità di C: 2 N_ingressi x log 2 N_stati + N_stati x N_uscite

75 ealizzazione microprogrammata Tecnica affermatasi negli anni 70 C è una sorta di calcolatore nel calcolatore L unità di controllo viene vista come una unità in grado di eseguire sequenze di microistruzioni. Ogni microistruzione è composta da un insieme di microoperazioni eseguibili in parallelo Le microistruzioni sono memorizzate nella memoria di microprogramma PC: contatore di microprogramma. Contiene l indirizzo della prossima microistruzione

76 ealizzazione microprogrammata L esecuzione delle microistruzioni/microoperazioni genera i segnali di controllo per il datapath e determina la successiva microistruzione da eseguire L esecuzione di una istruzione viene realizzata mediante l esecuzione di una sequenza di microistruzioni ciascuna delle fasi di esecuzione di una istruzione (fetch,decode,execute,memory access, write back) corrisponde l esecuzione di una o più microistruzione

77 ealizzazione microprogrammata nità di Controllo emoria di icroprogramma D C O D nità Operativa + Contatore di icroprogramma Selezione Indirizzo Condizioni Cod.Op. eg.istruzione

78 ealizzazione microprogrammata L esecuzione di una microistruzione consiste dei seguenti passi Fetch della microistruzione Decodifica/esecuzione delle microoperazione ovvero generazione dei segnali di controllo L esecuzione di una istruzione viene realizzata nel seguente modo ll inizio della fase di fetch PC contiene l indirizzo (I 0 ) del tratto di microprogramma corrispondente al fetch lla fine della fase di fetch e decodifica il PC viene aggiornato l'indirizzo della prima microistruzione della routine che effettua le azioni richieste dalla particolare istruzione. Tale indirizzo è ottenuto a partire dal contenuto di I l termine, PC viene di nuovo caricato con (I 0 )

79 icroprogrammazione orizzontale Orizzontale Nella microprogrammazione orizzontale le microistruzioni contengono molte microoperazioni eseguite in parallelo Il microprogramma risulta costituito da un numero limitato di microistruzioni Vantaggi: buona velocità nella esecuzione delle istruzione Svantaggi: notevole spreco di memoria

80 icroprogrammazione verticale Nella microprogrammazione verticale le microistruzioni contengono poche microoperazioni eseguite in parallelo Il microprogramma risulta costituito da un elevato numero di microistruzioni Svantaggi: ridotta velocità nella esecuzione delle istruzione Vantaggi: buon uso della memoria

81 Cablata o microprogrammata? ( 2116 Fino a fine anni 60: logica cablata (PDP8, HP ( nni 70: microprogrammazione (V, Z80, 8086, epertorio di istruzioni molto esteso e variato: CISC Il V 11/789 (Digital) e il 370/168 (IB) avevano oltre bit di memoria di controllo Dagli anni 80 si è tornati alla logica cablata; ffermazione delle macchine ISC Istruttivo è esaminare l evoluzione dell architettura Intel: da CISC a (praticamente) ISC