A Generic Digital Processor

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1 A Generic Digital Processor 1 MEMORY INPUT-OUTPUT CONTROL DATAPATH Building Blocks for Digital Architectures 2 Arithmetic unit - Bit-sliced datapath (adder, multiplier, shifter, comparator, etc.) Memory - RAM, ROM, Register File, Cache (SRAM), CAM (Cache Controller) Control - Finite state machine (PLA, random logic.) - Counters Interconnect - Switches - Arbiters - Bus

2 Today: full custom design only for modules 3 reuse regularity very high performance (analog block) Full custom design Standard cells Combinational and sequential logic gates I/O pads 4 Memory compilers SRAM, dual port SRAM, register files, Cache controllers Arithmetic Buildings blocks Adders, multipliers, shifters Regular structures PLA, FPGA logic element Analog modules Example: PLL, A/D, D/A

3 Building Blocks for Digital Architectures optimized at transistor level 5 Arithmetic unit - Bit-sliced datapath (adder, multiplier, shifter, comparator, etc.) Memory - RAM, ROM, Register File, Cache (SRAM), CAM (Cache Controller) Regular structures (PLA, FPGA logic cell) Elenco progetti 6 Register File ICache (SRAM) Cache Controller (memoria associativa) Sommatore Moltiplicatore ALU (unità logico-artimetica; sommatore e modulo per realizzare le operazioni logiche) (gruppo da tre)

4 Elenco progetti da svolgere in 2 gruppi (definizione delle specifiche di interfaccia) 7 Register file + unità di bypass Cache controller + ICache (si può sfruttare il diverso momento in cui sono disponibili i segnali di indirizzo) Unità di aggiornamento del PC (contatore e sommatore) Moltiplicatore ad albero con CPA finale MAC (multiply and accumulate) Specifiche comuni 8

5 Flusso di progetto e organizzazione della relazione finale 9 Il layout dovrà essere fatto solo della cella caratterizzante del modulo scelto 10

6 11 Metodologia di progetto Descrivere e motivare le scelte a ogni livello modelli semplificati stima del valore numerico dei parametri che compaiono nel modello simulazioni per verificare la validità delle scelte Esercizio: confronto modelli per simulazione e sintesi 12 valutare I limiti del modello proposto per la stima dei tempi di propagazione e potenza considerando tecnologie di ultima generazione Analisi del modello CCS Composite Current Source modeling confronto con Non linear delay model basati su LUT (sarà necessario stimare l effetto e l importanza anche delle linee di interconessione; il confronto richiede la caratterizzazione di celle utilizzando entrambi I metodi)

7 13 Specifiche blocchi nel data path di un processore RISC Datapath in Pipeline del DLX (istruzioni di tipo R e I) IF ID EX MEM WB 4 M A UX D D UdC =0? PC ICache RF R1 R2 M UX M UX A L U DCache MDR M UX SE Y IF/ID ID/EX EX/MEM MEM/WB

8 Evoluzione della pipeline del (DLX) Instr i Instr i+1 Instr i+2 Instr i+3 Instr i+4 IF ID EX MEM WB IF ID EX MEM WB CPI = 1 IF ID EX MEM WB IF ID EX MEM WB IF ID EX MEM WB Overhead introdotto dai Pipeline Registers: T clk = T CKQ + T P,RC + T su Clock Cycle Ritardo registro a monte Ritardo stadio più lento Set-up registro a valle

9 17 Specifiche comuni 18

10 Bit-Sliced Design 19 Control Bit 3 Data-In Register Adder Shifter Multiplexer Bit 2 Bit 1 Bit 0 Data-Out Tile identical processing elements 20

11 21 22

12 23 a) x Y x Y b) 24 c) X Y X Y d1, d2)

13 Scelte architetturali 25 Spezzare le Bit-line (due banchi) Ridurre P e Tp Progetto e temporizzazione dei decoder Ridurre Tp Interrompere il processo di scarica quando il dato è riconosciuto in lettura come alto o basso Ridurre P ATT: organizzazione layout 26 Bit_lines (datow,op1, op2) Word_lines (W, Rd1, Rd2)

14 27 Es: uscite valide durante la fase alta del clock Unità di bypass EXE ID MEM EXE ID il campo sorgente (R1) dell istruzione in ID è uguale al campo destinazioe dell istruzione precedente (cioè in fase di EXE) il campo sorgente (R1) dell istruzione in ID è uguale al campo destinazioe dell istruzione a distanza 2 (cioè in fase di MEM) 28 EXE ID MEM EXE ID il campo sorgente (R1) dell istruzione in ID è uguale al campo destinazioe dell istruzione a distanza 2 (cioè in fase di MEM

15 29 Register bypass logic 30 campi sorgente dell istruzione in ID

16 Schematic of comparator circuit 31 Out2 Out1 CK = H precarica Out2 = 0 Out1 = Vdd CK = L valutazione Selezione mux Le uscite rimangono valore di precarica se le due configurazioni sono differenti 32

17 33 6-transistor CMOS SRAM Cell 34 WL V DD M 2 M 4 Q M Q M 5 6 M 1 M 3 BL BL

18 CMOS SRAM Analysis (Write) 35 WL V DD M 4 Q = 0 M 6 M 5 Q = 1 M 1 V DD BL = 1 BL = 0 Imp: bisogna modificare lo stato del bistabile Attenzione al dimensionamento dei driver e dei transistori nella cella elementare CMOS SRAM Analysis (Read) 36 WL BL V DD M 4 Q = 0 M 5 Q = 1 M 6 BL V DD M 1 V DD V DD C bit C bit Imp: precarica a Vdd. Attenzione a non modificare lo stato del bistabile Bisogna essere in grado di valutare C bit

19 Cella elementare e circuiti di precarica Decidere dove inserire i SA e I driver per la scrittura (a monte o a valle del multiplexer di colonna)

20 39 n. WL = 2 L nbl = 32 * 2 K nbanchi = 2 (9-L-K) (2 banchi, nell esempio, 9-L-K = 1) Vantaggi: si riduce C WL si abilita un solo blocco e si risparmia potenza ATT: organizzazione layout 40 Bit_lines (datow,op1, op2) Word_lines (W, Rd1, Rd2)

21 2 - input NOR decoder 41 Es: uscite valide durante la fase alta del clock 4-input pass-transistor based column multiplexer BL 0 BL 1 BL 2 BL 3 42 A 0 S 0 S 1 S 2 Attenzione alla precarica su BL e D A 1 S 3 D Advantages: speed (t pd does not add to overall memory access time) Only one extra transistor in signal path Disadvantage: Large transistor count

22 4-to-11 tree based column multiplexer 43 BL 0 BL 1 BL 2 BL 3 A 0 A 0 A 1 A 1 D Number of devices drastically reduced Delay increases quadratically with # of sections; prohibitive for large decoders Solutions: buffers progressive sizing combination of tree and pass transistor approaches Sense Amplifiers 44 t p = C V I av make V as small as possible large small Idea: Use Sense Amplifer small transition s.a. input output

23 Differential Sense Amplifier 45 V DD M 3 M 4 y Out bit M 1 M 2 bit SE M 5 Directly applicable to SRAMs Differential Sensing? SRAM 46 V DD PC V DD BL EQ BL y M 3 V DD M 4 V DD 2 y WL i x M 1 M 2 SE M 5 2 x x 2 x SE SRAM cell i SE Diff. x Sense 2 x Amp V DD y Output Output (a) SRAM sensing scheme SE (b) two stage differential amplifier

24 Cache Controller 47 48

25 49 50

26 MIPS-X Tag Memory 51 52

27 53 54

28 Floorplanning 55 Necessario per fare una stima degli effetti reattivi associati alle linee Operandi a 16 bit (N=16) 56 T = t and + (log 2 N/2)t csa4:2 + t adder(2n bit)

29 Binary tree multiplier: Pipeline Ck Ck 8 57 CSA 4:2 CSA 4:2 11 Ck CSA 4:2 16 NxN, N=8 Sommatore a 16 bit Ck T ck = max [(log 2 N/2)t csa4:2, log 2 (2N)t o ] = max [2(log 2 N/2)t FA, log 2 (2N)t o ] Unità di aggiornamento del PC (1) 58

30 Unità di aggiornamento del PC (1) T RC =max(t adder, T Alu, T inc ) + T mux 59 Unità di aggiornamento del PC (2) 60

31 Unità di aggiornamento del PC (2) T RC =max( T inc + T mux, T ALU, T adder ) 61